[krux 8]

нормальная верификация начинается если есть спецификация. А если наоборот типа вы проверифицируйте что там RTL-щики нарисовали - это все будет весьма тухло. и не важно есть там UVM или нет.

асико-строители вообще от этого потихоньку отходят. Последние 4 года вообще глубже в gate-level verification уходят, уже примерно 40% контор которые на нодах 40нм и ниже сидят, просто потому что там половина проекта это асинхронщина дикая. Сравните 800 регистров + 700 логики либо 200 регистров, 600 логики и 500 латчей. И сравнить по потреблению. И синхронщина проиграет по любому.

Черт, да интел в 1998 году сделал декодер длинны CISC-команды  от 1 до 17 байт асинхронным для х186 проца, а люди тут до сих пор UVM жуют.

[one_eight_seven 3]

10 minutes ago, krux said:

нормальная верификация начинается если есть спецификация. А если наоборот типа вы проверифицируйте что там RTL-щики нарисовали - это все будет весьма тухло. и не важно есть там UVM или нет.

асико-строители вообще от этого потихоньку отходят. Последние 4 года вообще глубже в gate-level verification уходят, уже примерно 40% контор которые на нодах 40нм и ниже сидят, просто потому что там половина проекта это асинхронщина дикая. Сравните 800 регистров + 700 логики либо 200 регистров, 600 логики и 500 латчей. И сравнить по потреблению. И синхронщина проиграет по любому.

Черт, да интел в 1998 году сделал декодер длинны CISC-команды  от 1 до 17 байт асинхронным для х186 проца, а люди тут до сих пор UVM жуют.

Ну и шизофазия...

Какая связь UVM и синхронщины/асинхронщины? Какие ограничения  накладывают UVM или SystemVerilog в вашем маня-мирке, что не позволяет их использвоать для асинхронщины?

Какой уход в Gate Level? наоборот - как можно больше от этого уходят, всё меньше отдавая на гейт-левел симуляцию, всё больше функционала вынося на RTL уровень. Но и здесь как UVM и SystemVerilog мешают Gate-Level'у? А вот что мешает, так это количество вентилей, очень уж ресурсозатратны эти Gate-Level.

Всё больше развивают высокоуровневые генераторы тестсов и анализаторы, а им - всё-равно, на чём их исполняют - на TLM, RTL, GLS. И да, эти генераторы создают UVM-тесты.

[yes 5]

10 hours ago, krux said:

асико-строители вообще от этого потихоньку отходят. Последние 4 года вообще глубже в gate-level verification уходят, уже примерно 40% контор которые на нодах 40нм и ниже сидят, просто потому что там половина проекта это асинхронщина дикая. Сравните 800 регистров + 700 логики либо 200 регистров, 600 логики и 500 латчей. И сравнить по потреблению. И синхронщина проиграет по любому.

совершенно не согласуется с моим опытом. наоборот все переходят в какие-то HLS и прочюю высокоуровневую абстракцию, где связь "описания" с гэйт-левелом вообще отсутствует.

период 00-вых, когда были какие-то самосинхронные схемы и прочий гейтлевел, кончился. я даже академических работ по этой теме не вижу, не говоря про коммерческое азикостроение

ну и все эти тулзы спайгассы, CDC, формальная верификация, да и SV если уж смотреть на асершины, клокинг блоки и т.п. - все заточено под синхронный (RTL) дизайн

upd: ну и это - в SV все эти верилоговские trireg-и nmos-ы и прочее, по-моему сохранены - то есть ничто не мешает и гейтлевел писать. но для таких описаний нужность UVM и вообще всей этой рандом-констрейнед методологии вообще не понятна. там есть Verilog-AMS и своя совершенно отличная "кухня"

[yes 5]

10 hours ago, one_eight_seven said:

Какой уход в Gate Level?

+1. как-то так разволновался, что пропустил уже отвеченное 🙂

[krux 8]

On 12/21/2022 at 10:49 AM, yes said:

+1. как-то так разволновался, что пропустил уже отвеченное 🙂

ничего страшного, людям свойственно ошибаться, просто почитывая инсайды с https://www.deepchip.com/ и отзывы некоторых людей после очередной конференции DAC создается впечатление что отечественное сообщество опять лагает.

[krux 8]

On 12/21/2022 at 10:17 AM, yes said:

совершенно не согласуется с моим опытом. наоборот все переходят в какие-то HLS и прочюю высокоуровневую абстракцию, где связь "описания" с гэйт-левелом вообще отсутствует.

возможно не вспомните, но старт HLS был задан такой конторой Mitrionics в 2001. Mitrion-C. Переходит? И сколько лет нужно переходить?

Да, я знаю что первые H.264 кодеки все полностью сделаны с помошью Mentor Catapult. Но и вы вспомните, в каком году это было? в 2011 !

Куда еще "переходить" то? это все уже давно пройденный этап.

 

Также скорее всего никто не знает про контору FuclrumMicro которая разработала польнотью неблокируемый кроссбар для огромного сетевого свича 16 портов по 10G. Гуглится по ключевым словам "Terabit Clockless Crossbar Switch in 130nm"

Кстати эту контору со всеми потрохами купил Интел. Год тот же. 2011.

2.fulcrum.pdf

 

и после этого мне кто-то вещает про то что clockless это абсурд и прошлый век? нет! Это полностью переосмысленная концепция с полной поддержкой со стороны toolchain. DRDL aka Dual-rail Domino Logic. Тут суть сообщения может быть только одна: "Верификаторы, приготовиться!"

[krux 8]

если вы еще не поняли на каком интерконнекте основывается Stratix-10, друзья, мои вам соболезнования.

[makc 192]

54 минуты назад, krux сказал:

если вы еще не поняли на каком интерконнекте основывается Stratix-10, друзья, мои вам соболезнования.

Просветите нас, только с пруфами.

3 часа назад, krux сказал:

Это полностью переосмысленная концепция с полной поддержкой со стороны toolchain.

Какие toolchain'ы вы имеете в виду? Дайте, пожалуйста, ссылки на поддержку в них DRDL и т.п. В области FPGA этого как-то совсем не видно, хотя казалось бы там это должно было бы быть более востребовано, чтобы выжать максимум из имеющихся ПЛИСин.

 

[krux 8]

On 12/31/2022 at 7:20 PM, makc said:

Какие toolchain'ы вы имеете в виду? Дайте, пожалуйста, ссылки на поддержку в них DRDL и т.п. В области FPGA этого как-то совсем не видно, хотя казалось бы там это должно было бы быть более востребовано, чтобы выжать максимум из имеющихся ПЛИСин.

Так их в FPGA и быть не может. Просветите себя, зачем соотетствующие примитивы существуют в САПР "Ковчег" для отечественных БМК.

У них там даже целый сайт на тему есть, только видимо господа не читатели, а господа писатели.  http://selftiming.ru/

 

Вот странное дело. Тема начинается про Verilog/SystemVerilog и тут внезапно вылезает что кто-то FPGA приплетает и мне в обязательства ставит. Ну самим-то не смешно-ли?

 

[makc 192]

1 минуту назад, krux сказал:

Так их в FPGA и быть не может. Просветите себя, зачем соотетствующие примитивы существуют в САПР "Ковчег" для отечественных БМК.

У них там на тему даже целый сайт на тему есть, только видимо господа не читатели, а господа писатели.  http://selftiming.ru/

 

За ссылку спасибо, почитаю. Но смею заметить, что Ковчег это явно не передовой край развития средств проектирования VLSI и ASIC. Поэтому хотелось бы увидеть ответ на мой вопрос: какие toolchain'ы с поддержкой DRDL и т.п. технологий вы имеете в виду? 

[blackfin 16]

On 12/31/2022 at 3:51 PM, krux said:

Также скорее всего никто не знает про контору FuclrumMicro которая разработала полностью неблокируемый кроссбар для огромного сетевого свича 16 портов по 10G.

А что за проблема? Я как-то делал MUX 16:1 на шине AXIS шириной 128 бит. Обычный синхронный дизайн работает в XCKU3P на частоте 625 MHz. Если синтезировать 16 таких MUX'ов, получится "неблокируемый" crossbar на 80 Gbit/s.

[krux 8]

On 12/31/2022 at 7:41 PM, makc said:

За ссылку спасибо, почитаю. Но смею заметить, что Ковчег это явно не передовой край развития средств проектирования VLSI и ASIC. Поэтому хотелось бы увидеть ответ на мой вопрос: какие toolchain'ы с поддержкой DRDL и т.п. технологий вы имеете в виду? 

semi-custom же. Обкатывается отдельный PDK под себя с соответствующими ячейками, с полной их характеризацией (HSPICE) для gate-level verification.

а дальше чего рассказывать-то? как сделать так чтобы в моделсиме все эти уровни правильно отображались? 6 вместо привычных 4?

On 12/31/2022 at 7:51 PM, blackfin said:

А что за проблема? Я как-то делал MUX 16:1 на шине AXIS шириной 128 бит. Обычный синхронный дизайн работает в XCKU3P на частоте 625 MHz. Если синтезировать 16 таких MUX'ов, получится "неблокируемый" crossbar на 80 Gbit/s.

я не против. делайте свой кипятильник. )))

в железе из статьи напомню, было 800 Gbit/s,

[blackfin 16]

On 12/31/2022 at 7:52 PM, krux said:

в железе из статьи напомню, было 800 Gbit/s,

Суммарный, или в пересчете на каждый 10G порт? ))

Если просуммировать трафик по всем портам, то получится 80*16 = 1280 Gb/s.

Ресурсов требует не много, так что вскипятить что-либо не получится.. ))

[krux 8]

зы. Товарищи, я понимаю что вы очень не хотите лезть в analog/mixed-signal, но извините. самый жесткий чип который когда--либо существовал и был полностью построен по синхронной RTL-методологии - это Nvidia Fermi. Который до сих под в кулуарах называют Thermi. Потому что тепловыделение тактирующих цепей даже с учетом clock gating'a составляло от 30 до 35% от общего тепловыделения. При суммарном пакете 300 Ватт. Больше вы никогда таких уродских дизайнов в коммерческом сегменте не встретите.

[blackfin 16]

On 12/31/2022 at 8:08 PM, krux said:

самый жесткий чип который когда--либо существовал и был полностью построен по синхронной RTL-методологии - это Nvidia Fermi.

Так покажите нам дизайн асинхронного crossbar'а на 18432 порта. Ибо каждому из 18432 ядер AD102 требуется доступ к внешней DDR памяти: AD102.