[yes 5]

что-то типа каденсовского

assertion -off -vhdl -all

-------------------

это мое оценочное мнение - но наболело - бессмысленный язык, бессмысленные проверки/нарушения, засирается вывод в консоль, приходится осмысленную часть искать грепом в логах, в рантайме неудобно

на солвнете и вообще в доках вообще про VHDL ничего не написано 🙂

[one_eight_seven 3]

Товарищ @yes, для VHDL Assertion'ов у VCS есть три способа:

1. Через переменные среды ASSERT_IGNORE
2. Через ucli, с помощью config vhdlassertignore
3. Через tcl с помощью тех же команд, что в ucli

Если у вас естсь доступ к Солвнету, то посмотрите следующие статьи:

• VCS: VHDL Assertion Control
• Runtime Control of VHDL Assertion
• Setting the break level of VHDL Assertions

 

[yes 5]

10 hours ago, one_eight_seven said:

Товарищ @yes, для VHDL Assertion'ов у VCS есть три способа:

спасибо! 

последнюю статью не нашел, но наверно, по названию, мне она и неинтересна

буду пробовать.

upd: уточню (если кому-то солвнет недоступен)

команды

  config vhdlassertignore failure
  config vhdlassertignore error
  config vhdlassertignore warning 
  config vhdlassertignore note

  config vhdlassertignore noignore

соответственно нужный уровень выбирается, ну или в tcl скрипт это записать

а среда - почему-то export в bash не сработал, но если в  synopsys_sim.setup написать 

ASSERT_IGNORE_WARNING          = TRUE

и т.п.

то работает, проверяется командой

show_setup

[Sadko 0]

On 10/27/2022 at 11:58 AM, yes said:

 

это мое оценочное мнение - но наболело - бессмысленный язык, бессмысленные проверки/нарушения, засирается вывод в консоль, приходится осмысленную часть искать грепом в логах, в рантайме неудобно

 

VHDL всегда недолюбливал - 

 

"There are many ways to answer your question, but the most important thing to remember is that VHDL was developed by a U.S. Department of Defense committee and therefore we should not expect things like logic or reason-- which is ironic because we're talking about logic." (c)не помню, откуда....