Jump to content
    

Параметризация проекта на Verilog

2 minutes ago, Skryppy said:

Вот пример использования package verilog/package

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

Share this post


Link to post
Share on other sites

В 29.09.2022 в 21:01, EpLeon сказал:

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

А добавить в ваш маршрут проектирования, например, Synplify религия или безопасники не позволяют?

Share this post


Link to post
Share on other sites

On 9/30/2022 at 1:01 AM, EpLeon said:

Спасибо, но это использование SystemVerilog, а не Verilog. В Verilog, к сожалению, нет package.

В чистом верилоге, только макросы в инклуд файле глобальной области видимости, либо параметры/локальные параметры в инклуд файле локальной области видимости + non ANSI стиль описания модулей.

ЗЫ. Переходить на другой язык, лучше всего прочитав стандарт. Хотя бы нужные части по диагонали

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...