[Goldblin 0]

Добрый день, 

кто-нибудь сталкивался с такой проблемой. или это конкретно глюк самого альтиума?

на  СВЧ плате с 4 и более слоями имею, условно, 2 копланарные линии расположенные на противоположных слоях платы. 

земляные полигоны прошиты отверстиями идущими вдоль ВЧ-линий, отверстия соединяют только 2 соседних слоя ( via 1-2 и via 4-3 см. рисунок)

собственно когда я использую "add shielding to net"  появляются непонятные пропуски в прошивке. в тех местах где на противоположной стороне платы делалась такая же прошивка..  при том что эти отверстия ну никак друг другу не мешают)

правила все перерыл, менял стек, типы отверстий (via/mvia)... хз куда еще ткнуться, м.б. гдет зарыты настройки для техпроцесса производства самой платы и это как то косвенно влияет на это... в общем не знаю.

руками я конечно все расставлю, не проблема.. но наличие функции которая так через задницу работает огорчает и злит.

а! ну и фактический отступ отверстия от линии - не соответствует заданному в меню на 0,013мм, что тоже странно..

[Constantin 0]

10 hours ago, Goldblin said:

"add shielding to net"

Думается, что эта функция не различает типы via, вот и обходит ранее расставленные. Не баг, а фича. А вот насыпать "stitching via" поверх топологического элемента типа" Net tie" при том, что последний в явном виде содержит "Via Keep-out" представляется багом :-)

10 hours ago, Goldblin said:

фактический отступ отверстия от линии - не соответствует заданному в меню на 0,013мм

Если это критично (как мне кажется, не в данном случае) - можно для полигона повысить требования к точности аппроксимации дуг. Ну, и уменьшить зазор в правилах на недостающую по факту величину.

[Ulkizz 3]

так. ViaStich/shield работает хреново (у него какие-то проблемы с выбором шаблона via)

19 minutes ago, Constantin said:

Если это критично (как мне кажется, не в данном случае) - можно для полигона повысить требования к точности аппроксимации дуг. Ну, и уменьшить зазор в правилах на недостающую по факту величину.

не стоит этого делать. При маленьком значении аппроксимации дуг полигоны могут заливаться с багами. Вплоть до отсутствия куска полигона там, где он явно должен быть.

[Constantin 0]

2 hours ago, Ulkizz said:

При маленьком значении аппроксимации дуг полигоны могут заливаться с багами.

По моему опыту - багов с заливкой полигонов в последние несколько лет не припомню, иначе предупредил бы.

[dee2mon 3]

10 hours ago, Constantin said:

По моему опыту - багов с заливкой полигонов в последние несколько лет не припомню, иначе предупредил бы.

ХА. Буквально полгода назад. У коллеги была большая цифро-аналоговая плата с полигональной разводкой отдельных цепей. И одна не очень заметная заливка на внутреннем слое в топологии была залита (и в DRC не было ошибок), а вот в гербера не экспортировалась.

Было на версии 21.4.1. Сменили версию на 22.4.чего-то там - в герберах все появилось.

Если бы не проверка герберов (что естественно надо обязательно делать), могли такое пропустить..

[Uladzimir 59]

Нет смысла поднимать и проверять в старых версиях.
Но присоединись к мнению, что уже несколько лет не наблюдаю с этим проблем. Да большинство проблем - это свои проблемы.
по поводу 21.4.1 и 22.4. Там добавили обнаружение "Самопересекающихся полигонов". Для Полигональной топологии- (полигонов очень много) -- это может быть проблемой.
Уверен, что проблемный полигон был именно таким

[Ulkizz 3]

не. Он по прежнему заливает полигоны по разному. Верхний скриншот - где аппроксимация 0.001mm

Нижний стандарт 0.013mm.

Мелочи конечно, но бывает что не мелочи))

[Uladzimir 59]

1. Зачем у Via термобарьер?

2.  во вторых на отмеченные зоны влияет настройка Neck

[Ulkizz 3]

1. неважно. Скорее всего шаблон отверстия не тот выбран.

2. настройка включает или выключает выемку материала. Да. Но дело не в этом. Сама форма получившихся изъятий - разная. И зависит от настроек аппроксимации. Там где аппроксимация меньше - получается своеобразное "раскрытие". В данном случае здесь почти невидно, но бывали случаи когда значительный участок полигона удалялся.