[APEHDATOP 0]

Добрый вечер!

Пытаюсь перенести пару верхних транзисторов (pmos) со схемы на топологию (Layout Suite XL)

Переносит, но не так как надо (или же так как надо, но я не знаю что нажать, чтобы появилась топологическая ячейка)

Когда нажимаю на транзистор правой кнопкой и выбираю "descend read" (точно не помню команду) выдаётся "нормальное" изображение топологии видимо для редактирования

как сделать или на что нажать, чтобы была прямая связь между схематиком и лэйаутом ?

 

[Jurenja 1]

Вам нужно отрегулировать глубину отображения топологии, т.е. на сколько уровней вниз по иерархии нужно видеть топологию.
На картинке показано где это в настройках.

Спойлер

 

А "descend read" это совсем про другое.

[APEHDATOP 0]

On 6/13/2022 at 9:12 PM, Jurenja said:

Вам нужно отрегулировать глубину отображения топологии, т.е. на сколько уровней вниз по иерархии нужно видеть топологию.
На картинке показано где это в настройках.

Спасибо большое !

[APEHDATOP 0]

Добрый

*starRC при инсталле кита (для разных вариантов) говорит о том что экстракция будет и стар рц должен быть установлен или же там где не указан стар рц экстракция будет без стар рц (или наоборот вообще не будет экстракции паразитов)

[APEHDATOP 0]

Добрый день!

Набрасал ГУН из 3-х инверторных цепочек и дополнительного инвертора для полного размаха выходного сигнала

Соответственно test bench : ctrl=400mV ; C=197.5 fF (65 nm)

Не запускается паразит 

Что не так делаю, подскажите пожалуйста 

[Losik 1]

On 6/17/2022 at 3:33 PM, APEHDATOP said:

Добрый

*starRC при инсталле кита (для разных вариантов) говорит о том что экстракция будет и стар рц должен быть установлен или же там где не указан стар рц экстракция будет без стар рц (или наоборот вообще не будет экстракции паразитов)

могу ошибаться но starRC это файлы для экстракции последством тула от синопсиса.  в маршруте кэденса можно использовать но обычно там есть файлы и для экстрации посредством тулов кэденса. 

нужно два тула один для LVS и второй для экстракции. Сейчас обычно используют вот эти: PVS для LVS/DRC и Quantus для получения экстракта. В самом ките обычно указывают какими тулами и какими версиями нужно пользоваться для проверки. + нужно настроить переменные среды чтобы тулы загружились в виртозо лэайаут и подтягивали нужные файлы с кита для проведения LVS/DRC/QRC. в самом ките должен быть мануал как это сделать.

 

On 6/19/2022 at 10:43 AM, APEHDATOP said:

Добрый день!

Набрасал ГУН из 3-х инверторных цепочек и дополнительного инвертора для полного размаха выходного сигнала

Не запускается паразит 

Что не так делаю, подскажите пожалуйста 

 

возможно не выполняются условия для генерации или формирования выходного сигнала))

варианты:

амплитуда в ядре маленькая или максимальное значение напряжения < 0.5vdd  в итоге выходной инвертор не усиливает сигнал из ядра( генерация должна быть видна в ядре)

слишком большой timestep. задайте: tran->option->timestpep->maxstep=1p или меньше.

ключ по входу шунтирует узел на землю.

не хватает тока

слишком большая емкость нагрузки в ядре

 

[Losik 1]

+ схема формирования тока для ядра плоха, используйте токовое зеркало и задавайте ток а не через напряжение.  потом когда все будет работать добавите V->I преобразователь.

[APEHDATOP 0]

Losik спасибо Вам большое! переделываю

[APEHDATOP 0]

On 6/19/2022 at 5:49 PM, Losik said:

амплитуда в ядре маленькая или максимальное значение напряжения < 0.5vdd  в итоге выходной инвертор не усиливает сигнал из ядра( генерация должна быть видна в ядре)

Спасибо завёлся (от 900 мВ и ниже)

[APEHDATOP 0]

А увеличить частоту генерации уменьшением ширины канала?  Или....? 

[APEHDATOP 0]

Уменьшаю в 10 раз (ширину width) период увеличивается

Увеличиваю (ширину канала) в 2 и более раз период практически не меняется (порядка 500пс меньше не получается, а нужна порядка 100 пс и меньше)

Это ограничение быстродействия транзисторов этого кита? или мои кривые руки? 

 

[Losik 1]

точно не помню какие задержки в 65nm, но 10GHz вроде можно на цепочке из 3 инверторов получить.

если при увеличении W в ядре не увеличивается частота, добавьте больше тока( можно и просто на питание подключить ядро, будет работать в режиме ограничения напряжения а не ограничения тока, чатотой можео управлять меняя напряжение питания ядра)

поменяйте регулярные транзисторы на транзисторы с уменьшеным порогом nch_lvt/nch_slvt/nch_elvt pch_lvt/pch_slvt/pch_elvt

используйте структуру с ограничением амплитуды сигнала в ядре, диф усилители с резисторами в нагрузке вместо инверторов.

[Jurenja 1]

В 20.06.2022 в 11:45, APEHDATOP сказал:

меньше не получается, а нужна порядка 100 пс и меньше

А какое значение параметра C? Если нужна максимально возможная частота, то эти конденсаторы нужно убрать: емкости затворов достаточно более чем.

[APEHDATOP 0]

On 6/22/2022 at 11:29 PM, Jurenja said:

А какое значение параметра C?

Указывал  

On 6/19/2022 at 11:43 AM, APEHDATOP said:

Соответственно test bench : ctrl=400mV ; C=197.5 fF (65 nm)

меняю до 120f уменьшается период - не существенно

On 6/22/2022 at 11:29 PM, Jurenja said:

Если нужна максимально возможная частота, то эти конденсаторы нужно убрать: емкости затворов достаточно более чем.

Только вчера про это читал - как раз таки нельзя...

Убрал - не заводится

Есть ощущение что дело в Т. процессе кита (LO/MM/RF ; voltage ; MiM cap ; metal options (15 вариантов)) - правильном выборе . Может быть есть соображения на этот счёт?

Да и не особо он интересный - кольцевой на инверторах (ФШ по сравнению с LC-VCO гораздо хуже). У него свои задачи - CDR link

[Losik 1]

должен заводиться и при 0fF нагрузке, 120f это слишком много для 10G)

поменяйте max timestep, я писал про это. вам нужно не просто запустить генератор но и понять в каких условиях он не будет работать и почему.

процесс не должен влиять, в целом отличие logical процесса от RF+logical в наличии дополнительных RF устройств, но в вашей схеме вы используете "logical" транзисторы.

_rf элементы имеют фиксированную топологию и лучше измерены, более точные модели, но в моделировании схемы они будут давать результаты хуже чем версия с "logical" элементами. они заранее учитывают паразиты из фиксированной топологии. 

CDR бывают разные)) если они расчитаны на широкий диапазон частот то часто используют комбинацию Ring/LC-VCO.

если на CDR на одну высокую частоту то лучше LC в одноканальном исполнении. 

если много каналов то смотрите цифровые CDR, там один PLL который формирует высокочастотный опорный сигнал для всех каналов CDR.