Jump to content

    

Тактирование FPGA напрямую от TXCO (clipped sine wave)

Recommended Posts

dlsh

Доброе время суток.

Требуется подать на вход CLK FPGA EP4CE55 40 МГц. Внутри FPGA 40 МГц поступает только на PLL (максимальная частота выхода PLL 200 МГц). Выбранный TCXO генератор TG2520SMN 1.8В имеет на выходе сигнал типа clipped sine wave.

Есть рекомендации для преобразования clipped sine wave в CMOS на базе инвертора.

У Altera на входе CLK стоит свитч (inclk0) и встает вопрос что можно данный сигнал напрямую направить на CLK без потери каких либо характеристик.

image.thumb.png.f56dadfa5757a1f7e06fbf7ef4310abd.png

Можно ли ли так сделать? В чем проигрыш такого решения?

И еще есть вопрос. Везде для преобразования clipped sine wave в CMOS используют инвертирующий буфер. А равноценно ли будет применение AND Logic на NC7SZ08?

 

p.s.

Нашел также сравнительную оценку шумов на выходе PLL при использовании в качестве входа CMOS/clipped sine wave (правда совсем не для Altera).

image.thumb.png.c35729bdedb9cab3a72614f1f3c5c2d2.png

Как по мне, то разница практически не больно то и критическая.

 

Share this post


Link to post
Share on other sites

Beby

С таким извращением, как «clipped sine wave» пока ещё не сталкивался.


К сожалению без осциллограммы выходного сигнала и сведений о его нагрузочной способности ничего не могу порекомендовать определённого. Однако, могу предложить «на подумать» рассмотреть варианты втаскивать данный сигнал в ПЛИС, как SSTL или LVDS/VLPECL при подаче на второй вход среднего уровня сигнала.


В своё время подобное решение нам предлагал ленинградский Морион (производитель тактовых генераторов) для ввода синусоидального сигнала с выхода их термостатированных генераторов: «Хотите меньше фазовых шумов ? Да без проблем, переходите с КМОП на Sin и тащите его в ПЛИС, как SSTL/HSTL/LVDS/LVPECL – как вам больше нравится !».

Share this post


Link to post
Share on other sites

dlsh
2 часа назад, Beby сказал:

Однако, могу предложить «на подумать» рассмотреть варианты втаскивать данный сигнал в ПЛИС, как SSTL или LVDS/VLPECL при подаче на второй вход среднего уровня сигнала.

Интересная идея, хорошо спасибо.

Share this post


Link to post
Share on other sites

Aleх

А чем clipped sine не нравится? Этож обычный генератор. Про фронты ничего не указано, и скважность 45-55%. Не ахти конечно, но кто мешает взять генератор на 80МГц и поделить частоту пополам на триггере - получите ровно 50% с хорошим фронтом. Либо просто не используйте два фронта и защелки.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.