dlsh 0 Posted March 27 · Report post Доброе время суток. Требуется подать на вход CLK FPGA EP4CE55 40 МГц. Внутри FPGA 40 МГц поступает только на PLL (максимальная частота выхода PLL 200 МГц). Выбранный TCXO генератор TG2520SMN 1.8В имеет на выходе сигнал типа clipped sine wave. Есть рекомендации для преобразования clipped sine wave в CMOS на базе инвертора. У Altera на входе CLK стоит свитч (inclk0) и встает вопрос что можно данный сигнал напрямую направить на CLK без потери каких либо характеристик. Можно ли ли так сделать? В чем проигрыш такого решения? И еще есть вопрос. Везде для преобразования clipped sine wave в CMOS используют инвертирующий буфер. А равноценно ли будет применение AND Logic на NC7SZ08? p.s. Нашел также сравнительную оценку шумов на выходе PLL при использовании в качестве входа CMOS/clipped sine wave (правда совсем не для Altera). Как по мне, то разница практически не больно то и критическая. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
Beby 0 Posted March 27 · Report post С таким извращением, как «clipped sine wave» пока ещё не сталкивался. К сожалению без осциллограммы выходного сигнала и сведений о его нагрузочной способности ничего не могу порекомендовать определённого. Однако, могу предложить «на подумать» рассмотреть варианты втаскивать данный сигнал в ПЛИС, как SSTL или LVDS/VLPECL при подаче на второй вход среднего уровня сигнала. В своё время подобное решение нам предлагал ленинградский Морион (производитель тактовых генераторов) для ввода синусоидального сигнала с выхода их термостатированных генераторов: «Хотите меньше фазовых шумов ? Да без проблем, переходите с КМОП на Sin и тащите его в ПЛИС, как SSTL/HSTL/LVDS/LVPECL – как вам больше нравится !». Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
dlsh 0 Posted March 27 · Report post 2 часа назад, Beby сказал: Однако, могу предложить «на подумать» рассмотреть варианты втаскивать данный сигнал в ПЛИС, как SSTL или LVDS/VLPECL при подаче на второй вход среднего уровня сигнала. Интересная идея, хорошо спасибо. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...
Aleх 0 Posted March 28 · Report post А чем clipped sine не нравится? Этож обычный генератор. Про фронты ничего не указано, и скважность 45-55%. Не ахти конечно, но кто мешает взять генератор на 80МГц и поделить частоту пополам на триггере - получите ровно 50% с хорошим фронтом. Либо просто не используйте два фронта и защелки. Quote Ответить с цитированием Share this post Link to post Share on other sites More sharing options...