[misyachniy 0]

Я довольно много работал с Xilinx+Modelsim. Сейчас нужно поднять/модернизировать проект Quartus II 9.1 service pack 1.

Библиотеки уже скомпилированы и устанавливаются при инсталляции Quartus. Долго настраивал пути, пока не увидел, что путь обрезается.

На данный момент запуск Modelsim происходит успешно, но не находит библиотеки. как я понял - это библиотеки "собственно моих" файлов.

Есть не понятный пункт настройки "Design instance in test bench". 

Собственно ошибка выглядит так:

Quote

# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L cycloneiii_ver -L rtl_work -L work -L E:/Halt/AT-70/CU/GSN_CU_Pasha/simulation/rtl_work -voptargs=\"+acc\" -t 1ps tb_Dec_to_Pol.v 
# ** Error: (vsim-19) Failed to access library 'tb_Dec_to_Pol' at "tb_Dec_to_Pol".
# No such file or directory. (errno = ENOENT)

tb_Dec_to_Pol.v  - это и есть тест бенч файл.

[des00 25]

7 minutes ago, misyachniy said:

tb_Dec_to_Pol.v  - это и есть тест бенч файл.

в команде vsim указываются уже скомпилированные объекты, а не файлы

Судя по написанному вам, вы должны были скомпилировать файл tb_Dec_to_Pol.v в библиотеку E:/Halt/AT-70/CU/GSN_CU_Pasha/simulation/rtl_work. В файле должен быть модуль с именем tb_Dec_to_Pol. И потом запустить моделирование командой с указанием имени модуля

Quote

# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L cycloneiii_ver -L rtl_work -L work -L E:/Halt/AT-70/CU/GSN_CU_Pasha/simulation/rtl_work -voptargs=\"+acc\" -t 1ps tb_Dec_to_Pol

ЗЫ. Ну и вообще странно, зачем у вас подключена библиотека rtl_work два раза, второй раз еще и с полным путем. 

[nice_vladi 1]

4 minutes ago, misyachniy said:

Я довольно много работал с Xilinx+Modelsim. Сейчас нужно поднять/модернизировать проект Quartus II 9.1 service pack 1.

Библиотеки уже скомпилированы и устанавливаются при инсталляции Quartus. Долго настраивал пути, пока не увидел, что путь обрезается.

На данный момент запуск Modelsim происходит успешно, но не находит библиотеки. как я понял - это библиотеки "собственно моих" файлов.

Есть не понятный пункт настройки "Design instance in test bench". 

Собственно ошибка выглядит так:

tb_Dec_to_Pol.v  - это и есть тест бенч файл.

vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L cycloneiii_ver -L rtl_work -L work -L E:/Halt/AT-70/CU/GSN_CU_Pasha/simulation/rtl_work -voptargs=\"+acc\" -t 1ps tb_Dec_to_Pol.v

Если не ошибаюсь, то полный путь -L E:/Halt/AT-70/CU/GSN_CU_Pasha/simulation/rtl_work надо выбросить, у вас и так уже библиотека -L rtl_work подключается.
Плюс последний аргумент заменить на имя модуля, вместо имени файла tb_Dec_to_Pol.v. Подозреваю, что имя модуля tb_Dec_to_Pol.

ЗЫ. Тоже когда-то пробовал работать через ГУЙ модеьлсима. Но быстро перешел на скрипты, ГУЙ модельсима это слишком больно

 

[misyachniy 0]

Убрал библиотеки с настроек, добавил файл тестбенч в список файла проекта - все запускается.

Не находит файл для моделирования памяти

# ** Warning: (vsim-3534) [FOFIR] - Failed to open file "./mem/mem_sin.mif" for reading.
# No such file or directory. (errno = ENOENT)    : E:/Quartus_91/modelsim_ase/win32aloem/../altera/verilog/src/altera_mf.v(191)
#    Time: 0 ps  Iteration: 0  Instance: /tb_dec_to_pol/Dec_to_Pol_inst/b2v_inst61/altsyncram_component

В инсталляции таких файлов 5 штук. Какой из них?

 

 

[des00 25]

51 minutes ago, misyachniy said:

Не находит файл для моделирования памяти

# ** Warning: (vsim-3534) [FOFIR] - Failed to open file "./mem/mem_sin.mif" for reading.

нет файла инициализации памяти. Самое простое, положите его рядом с work

[misyachniy 0]

19 hours ago, des00 said:

нет файла инициализации памяти. Самое простое, положите его рядом с work

Разобрался с именами файлов в ошибке

# ** Warning: (vsim-3534) [FOFIR] - Failed to open file "./mem/mem_sin.mif" for reading.
# No such file or directory. (errno = ENOENT)    : E:/Quartus_91/modelsim_ase/win32aloem/../altera/verilog/src/altera_mf.v(191)
#    Time: 0 ps  Iteration: 0  Instance: /tb_dec_to_pol/Dec_to_Pol_inst/b2v_inst61/altsyncram_component
# ERROR: cannot read ./mem/mem_sin.mif.

Путь "E:/Quartus_91/modelsim_ase/win32aloem/../altera/verilog/src/altera_mf.v" это "E:/Quartus_91/modelsim_ase/altera/verilog/src/altera_mf.v"

В файле altera_mf.v в 191 строке действительно есть функция открытие файла.

Путь этого файла  ./mem/mem_sin.mif расположен относительно корня проекта.

Файл создается(копируется) в папке ./simulation. Создал в папке "simulation" папку  "mem" и перенес туда файл - ошибок нет.

Всем спасибо.

 

 

 

[Maverick_ 15]

есть два сайта

https://adelectronics.ru/2018/06/03/запускаем-modelsim-с-quartus-prime-и-без/

http://we.easyelectronics.ru/plis/quartus-modelsim-integraciya-v-kartinkah-i-sozdanie-testbench.html

[MaratZuev 0]

On 3/14/2022 at 1:10 PM, misyachniy said:

Я довольно много работал с Xilinx+Modelsim. Сейчас нужно поднять/модернизировать проект Quartus II 9.1 service pack 1.

Забавно: я всю жизнь сидел на Альтере, а теперь на новой работе сплошной Ксайлинск, и это мне очень по душе .. А то, как пел Виктор Цой, "застоялся мой поезд в депо.."
Посмотрите мои скрипты в скрепке: может, что из них возьмёте?
Прилагаю также вводную, написанную именно по этой теме: если Вам или кому пригодится - буду только рад.
Да, и если нужна прямо помощь по Вашему проекту - пишите и звоните: мои координаты Вы найдёте в вышеупомянутых скриптах.
Буду раз, если Вы меня взаимовыгодно Ксайлинску обучите )

coder.zip Шарапов А.А. Автоматизация функционального моделирования.pdf

[Nik99997 0]

Добрый день!
Скачал с сайта OpenCores проект по протоколу I2C (файлы Verilog для Quartus и testbench для ModelSim) Сам проект собрать вышло и скомпилирована схема принципиальная.
Самая сложность возникает с получением временных диаграмм. Пытался внедрить ModelSim в Quartus по статьям из интернета, ничего не получается. Выдает ошибку под конец (Во вложении скрин)
Подскажите как можно решить эту проблему и наконец уже промоделировать данный проект)
Заранее благодарю. Сам просто новичок мягко говоря.

[andrew_b 14]

Начните с того, что измените месторасположение проекта, чтобы в путях не было кириллицы.

 

[AnatolySh 0]

6 hours ago, Nik99997 said:

Сам просто новичок мягко говоря.

Все такими были. Выложите ваш проект.

[Nik99997 0]

12 часов назад, AnatolySh сказал:

Все такими были. Выложите ваш проект.

Во вложении. Это уже то, с чем работаю (i2c_master.rar). Также прикрепляю исходник с testbench (i2c.rar)

i2c_master.rar i2c.rar

17 часов назад, andrew_b сказал:

Начните с того, что измените месторасположение проекта, чтобы в путях не было кириллицы.

 

Благодарю за совет

[AnatolySh 0]

21 minutes ago, Nik99997 said:

Во вложении. Это уже то, с чем работаю (i2c_master.rar).

Поясните то, что намешано внутри.

[Nik99997 0]

16 минут назад, AnatolySh сказал:

Поясните то, что намешано внутри.

С этим будет сложновато. Может проще использовать второе вложение? Чистый исходник, без собранного проекта? И по новой его собирать и моделировать?

Также по инструкции с интернета собирал проект в Quartus на основании 2го вложения (из папки i2c-rtl-verilog (5 файлов)). В виду чего образовался следующий каталог с папками и файлами. (db, incremental_db, simulation)
____________________________________________________________________________________
1) Simulation - это мои тщетные попытки произвести моделирование (естественно безуспешные)
2) incremental_db - дополнительная база данных, которая содержит информацию о датах модификации файлов и о том, откуда взялась определенная логика. Это используется функцией "Быстрая перекомпиляция", чтобы пропустить шаги обработки, ввод которых не изменился. (сам этого не знал, погуглил назначение данной папки)
3) Насчет папки db могу сказать следующее (опять же погуглил):
База данных - это внутреннее представление проекта, которое используется компилятором. 
quartus_map Программа считывает входные файлы и сохраняет их содержимое в базе данных. 

После считывания всех входных данных те компоненты, которые фактически использовались, копируются в отдельную область внутри базы данных, представляющую весь проект. На этом представлении выполняются оптимизации, такие как распространение постоянных сигналов и удаление неиспользуемых выходов.

Затем quartus_fit программа принимает это представление и находит отображение на фактическое оборудование. Затем это отображение записывается обратно в базу данных. 

quartus_asm Программа извлекает данные отображения из базы данных и генерирует файлы программирования. 

Поскольку формат базы данных является внутренним, его можно довольно хорошо оптимизировать, что экономит немного времени при компиляции. 
____________________________________________________________________________________
i2c_master.qpf - сам проект Quartus, через него м запускаю проект и через Tools-NetList Viewers-RTL Viewer получаю принципиальную схему.
Единственное что странно, почему у меня там два одинаковых исходных файла "i2c_master_top.v". Это объяснить не могу.
Это все что могу Вам сообщить, сам мало чего знаю. Извиняюсь.

 

 

 

[AnatolySh 0]

Тогда смотрите, что имею:

 

 

i2c.zip