[PorychikKize 4]

Доброго всем времени суток!
Пытаюсь решить следующую задачу. Необходимо разработать плату с ПЛИС Xilinx UltraScale+ на борту. На входы ПЛИС извне должен поступать поток данных (видео) по интерфейсу CSI-2 (4 Lane, 2500 Mbit/s/Lane).
Судя по документации на UltraScale+ данные ПЛИС способны принять на свои входы сигналы, сформированные в соответствии с CSI-2. У Xilinx в составе Vivado имеются три IP_Core, призванные помочь в решении данной задачи Эти корки - MIPI D-PHY, Tx и Rx Subsystems.
Интересующая меня в данный момент корка D-PHY позволяет выбрать набор явно определенных пинов ПЛИС. В настройках данной корки я задаю: тип ПЛИС (UltraScale+), тип приемопередатчика (Rx), количество линий данных приемника (4 линии), скорость на каждой линии (2500) и далее я могу выбрать номер вывода ПЛИС (Pin Lock) для тактового сигнала и для линий данных. Всего при этом явно указывается ПЯТЬ пинов.



Собственно, в чем мой вопрос. Если я правильно понимаю, то от внешнего устройства CSI-2 приходят пять дифференциальных линий данных (CLK_P + CLK_N, Data0_P + Data0_N, .....) Т.е. физически по плате от разъема будет приходить ДЕСЯТЬ линий (GND для краткости опускаю). Позитивные линии диффпар я по плате подведу к вышеуказанным пинам ПЛИС (в данном случае - к выводам AE28, AF27, AE25, AG27, AF25).
Я не понимаю - что мне делать с негативными сигналами??? Куда их подключать?

Судя по наименованию выводов ПЛИС для каждого позитивного IO_LiP_xxxxx рядом имеется инверсный вход IO_LiN_xxx как на следующей картинке:



Может быль мне на плате другие концы диффпар надо подключать именно к этим выводам? (в данном случае - это выводы соответственно AF28, AG28, AE26, AH27, AF26). А в IP_Core для краткости эта информация просто не отражена???

[RobFPGA 27]

16 minutes ago, PorychikKize said:

Может быль мне на плате другие концы диффпар надо подключать именно к этим выводам?

Так и есть,  для дифпар  назначение  P и N  фиксированное, то есть для  L1P пара это L1N.   

[PorychikKize 4]

7 minutes ago, RobFPGA said:

Так и есть,  для дифпар  назначение  P и N  фиксированное, то есть для  L1P пара это L1N.   

Спасибо за ответ.
Все же уточню. В моем примере для 4-х лейнового приемника CSI-2 необходимо задействовать именно ДЕСЯТЬ выводов ПЛИС (2 вывода на клок и 8 выводов на данные). Верно?
И еще вопрос. Есть ли у Вас какая-либо ссылка на дизайн платы с CSI-2 и FPGA?
Спасибо.

[RobFPGA 27]

3 minutes ago, PorychikKize said:

В моем примере для 4-х лейнового приемника CSI-2 необходимо задействовать именно ДЕСЯТЬ выводов ПЛИС

Да - для 5-ти дифпар  10-ть  физ. пинов.  

 

3 minutes ago, PorychikKize said:

Есть ли у Вас какая-либо ссылка на дизайн платы с CSI-2 и FPGA?

Увы,  с этим не помогу.

[x893 34]

Можно прочитать первую ссылку из гугла поиска

CSI-2 RX Xilinx UltraScale+