[Jul'etta 0]

1 hour ago, RobFPGA said:

Могу  предположить  что из этого скрипта  синтез HLS корки  выполняет вот эта команда 

compile_c [get_files D:/Projects_Vivado/test_v_tpg/test_v_tpg.srcs/sources_1/bd/design_1/ip/design_1_v_tpg_0_1/design_1_v_tpg_0_1.xci]

И  судя  по всему  этот процесс не работает или  проходит с ошибкой. Можно  попробовать  выполнить этот скрипт  руками и  посмотреть что происходит  
Необязательно  выполнят все в скрипте, для начала достаточно 

# В консоле Vivado
file mkdir ./tmp_dir
file copy  D:/Projects_Vivado/test_v_tpg/test_v_tpg.srcs/sources_1/bd/design_1/ip/design_1_v_tpg_0_1/design_1_v_tpg_0_1.xci ./tmp_dir
create_project -in_memory -part xc7z020clg484-1

# В открывшемся новом окне Vivado  
read_ip ./tmp_dir/design_1_v_tpg_0_1.xci
generate_target all [get_files design_1_v_tpg_0_1.xci]
compile_c           [get_files design_1_v_tpg_0_1.xci]

И посмотреть что выдаст лог  для compile_c  

очень много букв вывалилось в tcl concole. Положила их в файл *.txt

tcl_console_log.txt

Там только ворнинги, ошибок нет (?)

Изменено 9 февраля, 2022 пользователем Jul'etta

[RobFPGA 27]

18 minutes ago, Jul'etta said:

Там только ворнинги, ошибок нет (?)

Как так нет, а это что?  В самом конце запряталось  

Quote

source run_ippack.tcl -notrace
bad lexical cast: source type value could not be interpreted as target
    while executing
"rdi::set_property core_revision 2202091317 {component component_1}"
    invoked from within
"set_property core_revision $Revision $core"
    (file "run_ippack.tcl" line 861)
INFO: [Common 17-206] Exiting Vivado at Wed Feb  9 13:17:51 2022...
ERROR: [IMPL 213-28] Failed to generate IP.
command 'ap_source' returned error code
    while executing
"source [lindex $::argv 1] "
    ("uplevel" body line 1)
    invoked from within
"uplevel \#0 { source [lindex $::argv 1] } "
 

Судя по всему  ошибка при попытке упаковки корки. И скорее всего из за проблемы 22 года 

P.S.  
У  меня при запуске синтеза корки в логе  выдает такое.  А у вас такого вроде не видно.
Но это версия 2021.1.  Увы в более старых версиях типа 2017 сейчас мне не проверить.  
 

Quote

****** Vitis HLS - High-Level Synthesis from C, C++ and OpenCL v2021.1 (64-bit)
  **** SW Build 3247384 on Thu Jun 10 19:36:07 MDT 2021
  **** IP Build 3246043 on Fri Jun 11 00:30:35 MDT 2021
    ** Copyright 1986-2021 Xilinx, Inc. All Rights Reserved.
 

source .../Vitis_HLS/2021.1/scripts/vitis_hls/hls.tcl -notrace
INFO: Applying HLS Y2K22 patch v1.2 for IP revision
INFO: [HLS 200-10] Running '.../Vitis_HLS/2021.1/bin/unwrapped/lnx64.o/vitis_hls'
 

 

[Jul'etta 0]

ахах, точно, я ожидала, что подстветится красным, ан нет :) ctrl+f мне в помощь :)

Т.е. патч не сработал/не правильно установился? я все сделала по инструкции (хотя теперь, конечно, не могу утверждать наверняка).

[RobFPGA 27]

5 minutes ago, Jul'etta said:

Т.е. патч не сработал/не правильно установился?

Патч создает лог,  у меня он вот такой,  Скрипт сам нашел все актуальные версии Vivado.    

Quote

[2022-01-31] INFO: This script (version: 1.2) patches Xilinx Tools for HLS Y2k22 bug for the following release: 
        2014.*, 2015.*, 2016.*, 2017.*, 2018.*, 2019.*, 2020.* and 2021.*
[2022-01-31] UPDATE: .../Vitis_HLS/2021.2/common/scripts
[2022-01-31] COPY: .../y2k22_patch/automg_patch_20220104.tcl  to .../Vitis_HLS/2021.2/common/scripts/automg_patch_20220104.tcl 
[2022-01-31] UPDATE: .../Vitis_HLS/2021.1/common/scripts
[2022-01-31] COPY: .../y2k22_patch/automg_patch_20220104.tcl  to .../Vitis_HLS/2021.1/common/scripts/automg_patch_20220104.tcl 
[2022-01-31] UPDATE: .../Vivado/2021.1/common/scripts
[2022-01-31] COPY: .../y2k22_patch/automg_patch_20220104.tcl  to .../Vivado/2021.1/common/scripts/automg_patch_20220104.tcl 
 

  Прикольно что саму Vivado 2021.2 скрипт патчить не стал      
 

[Jul'etta 0]

Простите за глупый вопрос, а где смотреть этот лог? тут уже их столько пересморено везде где только можно)

лог под названием vivado_hls.log? таки там опять эта ошибка в конце 

Изменено 9 февраля, 2022 пользователем Jul'etta

[RobFPGA 27]

12 minutes ago, Jul'etta said:

а где смотреть этот лог?

Для запуска скрипта его нужно распаковать в папку там же где установлены Vivado.

Quote

README
...

Note: Provided zip file (y2k22_patch-1.2.zip) must be extracted to the installation root:
* Default Window installation location C:\Xilinx
* Default Linux installation location: /opt/Xilinx or /tools/Xilinx
 

 У меня получилось так.  После запуска лог  создался в этой же папке (у меня Linux версия)

/..
/Vivado
/Vitis
/Vitis_HLS
/y2k22_path
 y2k22_path.log

 

[Jul'etta 0]

7 minutes ago, RobFPGA said:

Для запуска скрипта его нужно распаковать в папку там же где установлены Vivado.

 У меня получилось так.  После запуска лог  создался в этой же папке 

/..
/Vivado
/Vitis
/Vitis_HLS
/y2k22_path
 y2k22_path.log

 

я так и сделала. Распаковала архив в папку с установленной вивадой, инструкция то несложная. Прочитала readme, запустила patch.py, быстренько окошко консоли показалось и закрылось. На этом усе. Дальше перезагрузила комп, снова открыла многострадальный проект test_v_tpg, далее: clear cache - reset output products - generate output products (режим OOC), потом run synthesis. вуаля - снова эта ошибка. Лога как у вас нету.

Изменено 9 февраля, 2022 пользователем Jul'etta

[RobFPGA 27]

7 minutes ago, Jul'etta said:

быстренько окошко консоли показалось и закрылось.

А запускали как?  Кликом?   Попробуйте  открыть отдельно консоль и запустить в ней. 
Ну и судя по логу весь патч состоит  в копировании  файла из  папки патча в нужную директорию в Vivado.      Посмотрите  есть ли этот файл у вас  в Vivado.

[Jul'etta 0]

43 minutes ago, RobFPGA said:

А запускали как?  Кликом?   Попробуйте  открыть отдельно консоль и запустить в ней. 
Ну и судя по логу весь патч состоит  в копировании  файла из  папки патча в нужную директорию в Vivado.      Посмотрите  есть ли этот файл у вас  в Vivado.

это просто магия. Я еще раз перезагрузила комп, заново создала тестовый проект ядра. заново выполнила скрипт (в окошке консоли запустила), появился и лог в папке, как у вас. Все получилось! Проект просинтезировался. Буду запускать теперь основной проект.

Премного благодарна вам, RobFPGA, и всем, кто помогал и делом и советом. Надеюсь, это поможет еще кому-нибудь, кто столкнется с такой же проблемой.

 

 

Изменено 9 февраля, 2022 пользователем Jul'etta