[Jul'etta 0]

Приветствую. Столкнулась с такой проблемой: рабочий проект перестал синтезироваться, ошибку вивада (2017.1) выдает о том, что не может найти модуль генератора тестовых шабловов - v_tpg (картинку прикрепила). Первая мысль - закончилась лицензия на ядро. Стала копать в эту сторону, проверила - лицензия оформлена в июне 2021 года и, исходя из описания документа ug973, действует до июня 22 года (тип лицензии - No charge). 

Дальше исходя из ошибки, перешла на строчки кода верилог, на который ругается виввада (картинку прикрепила, сам файл тоже). Это описание ядра, сгенерированное автоматически, ничего там я не меняла. Ругается на экземпляр модуля? Не совпадают имена в коде? 

Помогите, пожалуйста, кто уже сталкивался с стакой проблемой?

Спасибо за любой дельный совет :)

design_Tx_for_ZC702_v_tpg_0_0.v

[MegaVolt 12]

Тут пробегала инфа про проблему 22ого года у Xilinx. Чего то там про то что дата в формате 22........... перестаёт влазить в 32 битное знаковое :))))) Как лечить не знаю. Но думаю откурить время на компе может дать решение. хотя бы на 21 год.

[Zig 10]

Вот обсуждение:

 

[RobFPGA 11]

2 minutes ago, MegaVolt said:

Как лечить не знаю.

На сайте Xilinx давно уже  есть патч для исправления.  

[Jul'etta 0]

эм, это все относится к моей проблеме?)

У меня версия 2017.1

[Alex77 3]

1 - а что собственно в логах "tcl-консоле" ? там обычно больше "художественного" текста

2 -  ИМХО. насколь я понял про проблему 22г  - это относится к коркам сгенерённых в HLS и сия тема имеет древние корни. С другой стороны корки созданные своими руками (от и до в виваде, не в хлс) работают без приключений

[Zig 10]

9 минут назад, Jul'etta сказал:

эм, это все относится к моей проблеме?)

У меня версия 2017.1

[2022-01-07] INFO: This script (version: 1.2) patches Xilinx Tools for HLS Y2k22 bug for the following release: 2014.*, 2015.*, 2016.*, 2017.*, 2018.*, 2019.*, 2020.* and 2021.*

https://support.xilinx.com/s/article/76960?language=en_US

[Jul'etta 0]

33 minutes ago, Alex77 said:

1 - а что собственно в логах "tcl-консоле" ? там обычно больше "художественного" текста

2 -  ИМХО. насколь я понял про проблему 22г  - это относится к коркам сгенерённых в HLS и сия тема имеет древние корни. С другой стороны корки созданные своими руками (от и до в виваде, не в хлс) работают без приключений

1.

*** Running vivado
    with args -log design_Tx_for_ZC702_v_tpg_0_0.vds -m64 -product Vivado -mode batch -messageDb vivado.pb -notrace -source design_Tx_for_ZC702_v_tpg_0_0.tcl

****** Vivado v2017.1 (64-bit)
  **** SW Build 1846317 on Fri Apr 14 18:55:03 MDT 2017
  **** IP Build 1846188 on Fri Apr 14 20:52:08 MDT 2017
    ** Copyright 1986-2017 Xilinx, Inc. All Rights Reserved.

source design_Tx_for_ZC702_v_tpg_0_0.tcl -notrace
compile_c: Time (s): cpu = 00:00:01 ; elapsed = 00:06:18 . Memory (MB): peak = 311.258 ; gain = 5.566
config_ip_cache: Time (s): cpu = 00:00:00 ; elapsed = 00:00:06 . Memory (MB): peak = 313.285 ; gain = 2.027
Starting RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:03 . Memory (MB): peak = 389.176 ; gain = 75.891
INFO: [Synth 8-638] synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
ERROR: [Synth 8-439] module 'design_Tx_for_ZC702_v_tpg_0_0_v_tpg' not found [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:151]
ERROR: [Synth 8-285] failed synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
Finished RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:04 . Memory (MB): peak = 429.242 ; gain = 115.957
ERROR: [Common 17-69] Command failed: Synthesis failed - please see the console or run log file for details

34 minutes ago, Zig said:

[2022-01-07] INFO: This script (version: 1.2) patches Xilinx Tools for HLS Y2k22 bug for the following release: 2014.*, 2015.*, 2016.*, 2017.*, 2018.*, 2019.*, 2020.* and 2021.*

https://support.xilinx.com/s/article/76960?language=en_US

спасибо, сейчас ознакомлюсь

[Jul'etta 0]

Приветствую. К сожалению, патч не помог. Все сделала, как в инструкции на сайте Xilinx, перезагрузила, отправила свой проект на синтез - та же ошибка.

Пора переходить на полностью свои ядра? :)

Edited February 7, 2022 by Jul'etta

[nice_vladi 0]

On 2/4/2022 at 5:39 PM, Jul'etta said:

source design_Tx_for_ZC702_v_tpg_0_0.tcl -notrace

compile_c: Time (s): cpu = 00:00:01 ; elapsed = 00:06:18 . Memory (MB): peak = 311.258 ; gain = 5.566
config_ip_cache: Time (s): cpu = 00:00:00 ; elapsed = 00:00:06 . Memory (MB): peak = 313.285 ; gain = 2.027
Starting RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:03 . Memory (MB): peak = 389.176 ; gain = 75.891
INFO: [Synth 8-638] synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
ERROR: [Synth 8-439] module 'design_Tx_for_ZC702_v_tpg_0_0_v_tpg' not found [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:151]
ERROR: [Synth 8-285] failed synthesizing module 'design_Tx_for_ZC702_v_tpg_0_0' [d:/Projects_Vivado/HDMI_Tx_design_for_ZC702/HDMI_Tx_design_for_ZC702.srcs/sources_1/bd/design_Tx_for_ZC702/ip/design_Tx_for_ZC702_v_tpg_0_0/synth/design_Tx_for_ZC702_v_tpg_0_0.v:57]
Finished RTL Elaboration : Time (s): cpu = 00:00:03 ; elapsed = 00:00:04 . Memory (MB): peak = 429.242 ; gain = 115.957
ERROR: [Common 17-69] Command failed: Synthesis failed - please see the console or run log file for details

Вообще, первая ошибка говорит о том, что модуль не найден. Возможно, какие-то пути сломались?

Последующие ошибки - это следствие того, что модуль не найден.

[gosha 0]

reset_project  && 

перевод системных часов на год назад &&

дату всех файлов на дисках на год назад

не помогает ?

[Jul'etta 0]

29 minutes ago, nice_vladi said:

Вообще, первая ошибка говорит о том, что модуль не найден. Возможно, какие-то пути сломались?

Последующие ошибки - это следствие того, что модуль не найден.

я прикрепила в первом посте этот файл, на который ругается. Лежит он на месте, никто его не трогал)

1 minute ago, gosha said:

reset_project  && 

перевод системных часов на год назад &&

дату всех файлов на дисках на год назад

не помогает ?

гм, этот способ не пробовала. Ок, сейчас займусь, благодарю.

[nice_vladi 0]

34 minutes ago, Jul'etta said:

я прикрепила в первом посте этот файл, на который ругается. Лежит он на месте, никто его не трогал)

То, что он лежит на месте не значит, что Вивадо его видит. Конечно, могу ошибаться, но выглядит так, что Вивадо его не обнаружила. Почему - ну не знаю. Путь сломался, где-то не те символы и т.д.

[Strob 0]

6 hours ago, Jul'etta said:

К сожалению, патч не помог. Все сделала, как в инструкции на сайте Xilinx, перезагрузила, отправила свой проект на синтез - та же ошибка.

А ядро перегенерировали после установки патча? Ошибка которую исправляет патч приводит к тому, что несмотря на наличие исходников, hls не может упаковать их в ip. Если с коркой процесс перегенерации запущен не был, но ip ядро не появится. На момент запуска синтеза оно уже должно быть. 

[Jul'etta 0]

14 hours ago, Strob said:

А ядро перегенерировали после установки патча? Ошибка которую исправляет патч приводит к тому, что несмотря на наличие исходников, hls не может упаковать их в ip. Если с коркой процесс перегенерации запущен не был, но ip ядро не появится. На момент запуска синтеза оно уже должно быть. 

я просто отдельно создала новый проект и поставила только это ядро. Ожидала какую угодно ошибку - но опять появилась та же.