[RobFPGA 27]

11 minutes ago, andrew_b said:

Тут кроме разделения ещё масса приколов.

Для всех этих приколов найдутся свои объяснения и положительные моменты.  Та же  wire и неявное объявление переменой этим типом при первом ее появлении упрощает генерацию того же нетлиста в примитивах где все цепи и есть фактически соединения да еще и с задержками.  На VHDL это требует предварительного объявление всех сигналов.  

 

[andrew_b 14]

2 минуты назад, RobFPGA сказал:

найдутся свои объяснения

Разумеется, обосновать можно всё что угодно.

3 минуты назад, RobFPGA сказал:

Та же  wire и неявное объявление переменой этим типом при первом ее появлении упрощает генерацию

Только если это wire однобитный. А вот если позыбыли объявить wire многобитный, то неявно создастся однобитный. Со всеми радостями "какого ху...дожника оно не работает???"

[RobFPGA 27]

1 minute ago, andrew_b said:

Разумеется, обосновать можно всё что угодно.

Естественно!  Вот поэтому глупо напрямую переносить навыки с одного языка на другой без анализа особенностей, и понимания положительных и отрицательных моментов обоих. 

[sazh 3]

6 hours ago, Flip-fl0p said:

Поподробнее каким образом разделение на reg и wire уделало VHDL ?

 

Никто не собирался уделывать VHDL.

Если в описании Вы видите, как это описание ложиться на базовые примитивы того или иного семейства, зачем Вам VHDL, если все можно изящно описать, используя всего два типа  reg wire

Печалька в другом. Искусству схемотехники уже никто не учит.

[yes 5]

5 hours ago, andrew_b said:

Тут кроме разделения ещё масса приколов.

вопрос - шашечки или ехать? верилог использовался как пропиентарный язык синтеза уже в конце 80-х. а с VHDL мне самому интересно - когда появились первый симулятор и синтез? насколько я знаю, std_logic_1164 это середина 90х

ну и в верилоге куча всякого типа specify, SDF - и т.д. "ис коропки", а в VHDL это все прикручено через одно место (VITAL - это уже 2000-е наверно?), в любом случае - я ни разу не видел АЗИК библиотеки на VHDL

 

[des00 25]

17 hours ago, andrew_b said:

Только если это wire однобитный. А вот если позыбыли объявить wire многобитный, то неявно создастся однобитный. Со всеми радостями "какого ху...дожника оно не работает???"

@RobFPGA пишет про полезность фичи в нетлистах и только в них, а в нетлистах плоская модель и нет многомерных вектров, более того нетлисты генерируются софтом, а не пишутся человеком.

И соглашусь с @RobFPGA чтобы сравнивать оба яыка, надо уметь работать на них на высоком уровне, т.к. они принципиально разные. А говнокод он на любом языке говнокод. 

ЗЫ. За описание сдвигового регистра в 4 строчки на V, своим джуниорам, я бы отрывал руки по самую голову. 

[andrew_b 14]

10 часов назад, yes сказал:

и в верилоге куча всякого типа specify, SDF - и т.д. "ис коропки", а в VHDL это все прикручено через одно место

Да. В Верилоге всё прибито гвоздями в ядро и поэтому принципиально нерасширяемо. Когда там у вас появился signed и что для этого понадобилось сделать? Стандарт обновить?

В ВХДЛ очень многое вынесено в библиотеки. И благодаря этому есть такие вещи как std_logic и компания. И даже для реализации плавающей точки не надо трогать ядро языка, а надо всего лишь написать ещё одну библиотеку.

 

[yes 5]

5 hours ago, andrew_b said:

Да. В Верилоге всё прибито гвоздями в ядро и поэтому принципиально нерасширяемо. Когда там у вас появился signed и что для этого понадобилось сделать? Стандарт обновить?

В ВХДЛ очень многое вынесено в библиотеки. И благодаря этому есть такие вещи как std_logic и компания. И даже для реализации плавающей точки не надо трогать ядро языка, а надо всего лишь написать ещё одну библиотеку.

 

ну это же все достаточно бессмысленно. на качество результата не влияет, точнее влияет отрицательно (помню, например, пропадание старшего бита в 32-х битных константах - фича VHDL).

я много писал сам и разбирался в чужом VHDL-ном коде - ну совершенно никакой защиты от ошибок синтаксис не дает. раньше, до verilog-2000 и SV можно было говорить, что в VHDL более разнообразные типы данных, но сейчас уже и в этом уступает. + современные методологии заточены под SV

я согласен с тем, что на чем привык, на том и лучше получается писать, но не согласен с тем, что начинающих HDL-щиков запутывает это как бы противостояние SV и VHDL и они выбирают тупиковый путь.

то что можно переучится - ОК, но время то потрачено... лучше какой-нибудь chisel или UVM освоить