[3apw 3]

День добрый.

Прошу совета у специалистов по CPLD XILINX на предмет правильного проектирования тактового генератора и получения малого джиттера (фазовых шумов).

Исходные данные: проектируемый тактовый генератор на частоту 25 МГц выполнен на XILINX CPLD XC9572 в виде перестраиваемого в узкой полосе кварцевого генератора.
Кварцевый генератор находится в петле аналоговой ФАПЧ. В качестве опорного источника используется внешний высококачественный OCXO на частоту 10 МГц.
Девиация Аллана опорного сигнала OCXO измерена и контролируется на стенде.

В CPLD выполнен кварцевый генератор на 25 МГц, делитель на 5 кварцевого генератора, делитель на 2 опорного сигнала 10 МГц,  фазовый детектор.
Пропорционально-интегрирующий фильтр ФАПЧ выполнен на внешних элементах.

В результате имеем:  схема работает и синхронизация кварцевого генератора от опорной частоты OCXO есть.

Проблема: выходной сигнал тактового генератора 25 МГц имеет существенно большую абсолютную девиацию Аллана (фазовый шум), чем  произведение девиации Аллана OCXO на коэффициент умножения частоты 2.5 (25/10) – как это получается при классическом случае.

Попытки изменить параметры ПИ-фильтра ФАПЧ результатов не дали.

Подозреваю, что проблема может быть в неоптимально установленных параметрах синтеза CPLD XC9572.

В качестве пакета разработки используется XILINX ISE Design Suite 14.7, где для проектирования используется схемотехнический редактор (не VHDL).

Вопрос: на какие параметры и схемные решения надо обратить внимание для получения минимальной девиации Аллана (фазовых шумов) в выходном тактовом сигнале.

Изменено 13 января, 2022 пользователем 3apw

[MegaVolt 25]

- раз вы снимаете параметры фазовых шумов то хорошо бы их картинки выложить.

1. Для отдельно VCO без управления

2. для опорного генератора

3. для выхода.

4. две картинки после делителей (вытащить их наружу и посмотреть что с ними)

- как я понимаю ФАПЧ улучшает шумы только в полосе ФНЧ. Следовательно если VCO плохой то никакой ФАПЧ его не починит.

- параметры синтеза CPLD скорее всего не при чём. Вопрос скорее в самой схеме которая реализована. Особенно фазовый детектор. Там могут быть любые сюрпризы учитывая что гибкая логика плохо работает для синтеза несинхронных схем таковых как фазовый детектор. Так же наверное стоит обратить внимание на способ реализации делителя на 5. 

 

А дальше по шагам.
Смотрим шумы до делителя и после сравниваем с ожидаемым. Если похожи то дело в фазовом делителе. Если даже они плохие то либо CPLD в принципе не подходит. Либо смотрим как преобразуются синусы в прямоугольники

И т.д. :)

[rloc 43]

3 часа назад, 3apw сказал:

В CPLD выполнен кварцевый генератор на 25 МГц, делитель на 5 кварцевого генератора, делитель на 2 опорного сигнала 10 МГц,  фазовый детектор.

Ошибка кроется на системном уровне. Для умножения без потерь, шумы ГУН должны быть лучше шумов умноженной опоры 10МГц за пределами ПИ-фильтра. А ГУН на CPLD, пусть и с кварцевым резонатором, сделать малошумящим не получится, как по причине высоких собственных шумов, так и избыточного набега фазы из-за большой задержки.

[des00 25]

Поддержу @rloc с таким "генератором" ничего не получится. Phase noise (jitter) of XILINX logic elements - ? (google.com) на элементах ПЛИС джитер набегает порядка 150пс. Какой уж тут генератор.

ЗЫ. Да и в целом, получить с FPGA тактовый сигнал, с хорошим джиттером это так себе задача. Лучше отдельный clock distributer 

[3apw 3]

Уважаемые MegaVolt, rloc и des00,

 

большое спасибо за пояснения по моему вопросу. Согласен со всеми Вашими аргументами.

 

Давно уже (с середины 90-х годов) не занимался применением Xilinx, но тут идея показалась возможной к реализации (да и частоты можно сказать "звуковые" :-) ), но как говорит мой друг "не все так просто, не все так просто ...".

 

7 hours ago, rloc said:

Ошибка кроется на системном уровне. Для умножения без потерь, шумы ГУН должны быть лучше шумов умноженной опоры 10МГц за пределами ПИ-фильтра. А ГУН на CPLD, пусть и с кварцевым резонатором, сделать малошумящим не получится, как по причине высоких собственных шумов, так и избыточного набега фазы из-за большой задержки.

Собственно это ясный прямой ответ на мой вопрос. Отдельное спасибо rloc. 
То есть при текущем решении никакие изменения параметров синтеза CPLD XC9572 в ПО XILINX ISE Design Suite 14.7 не позволят существенно уменьшить джиттер(ФШ) к расчетному значению? 

Критерием "хорошо/плохо" в моем случае выступает параметр деградации сигнал/шум в радиолинии. ФШ тактового сигнала 25 МГц при тактировании от CPLD XILINX увеличивается примерно на 7-8 дБ от расчетного.
Будет ли это заметно при практической работе радиоканала покажут эфирные испытания. Пока отзывы положительные, то есть эта деградация ФШ на 7-8 дБ не заметна для корреспондентов.
Хотелось бы максимально "разумно-рачительно" подойти к требованиям по параметру джиттера(ФШ) и не стараться его сделать очень низким, если это не будет существенно влиять на деградацию радиоканала. 

Как вариант для следующей модернизации нынешнего решения - сделать 25 МГц VXO (перестраиваемый кварцевый генератор) вне CPLD и за счет этого можно будет улучшить ФШ тактового генератора.  Какое Ваше мнение? 

Еще раз благодарю Вас за реальную экспертную помощь.

Изменено 14 января, 2022 пользователем 3apw

[Мур 1]

Зачем так сложно?  Под такие задачи есть специальная элементная база...

https://www.google.com/search?q=jitter+cleaner&rlz=1C1GCEU_ruUA892UA892&oq=jitter+cle&aqs=chrome.1.69i57j0i512l3j0i22i30l6.10721j0j7&sourceid=chrome&ie=UTF-8

Такое решение теперь особенно востребовано и позволяет иметь ультранизкий джиттер, особенно когда входы генератора современных FPGA пара фазные.

Да, дорого!..  Но сколько потом экономии нервов и времени!

[Ivanii 2]

А может пойдет просто покупной "связной" TCXO с точностью порядка 1 ppm, типа такого https://ru.mouser.com/ProductDetail/Epson-Timing/TG2520SMN-500000M-MCGNNM3?qs=GBLSl2AkirtaDctRxL9KYQ%3D%3D ?

Изменено 14 января, 2022 пользователем Ivanii
уточнение

[des00 25]

4 hours ago, 3apw said:

Критерием "хорошо/плохо" в моем случае выступает параметр деградации сигнал/шум в радиолинии. ФШ тактового сигнала 25 МГц при тактировании от CPLD XILINX увеличивается примерно на 7-8 дБ от расчетного.
Будет ли это заметно при практической работе радиоканала покажут эфирные испытания. Пока отзывы положительные, то есть эта деградация ФШ на 7-8 дБ не заметна для корреспондентов.

По теории Maximum SNR vs Clock Jitter | Analog Devices все зависит от ваших параметров, точнее с каким с/ш и какой динамикой должен работать ваш радиоканал. Если вклад джитера незначителен, то пойдет решение, а если будет значительная деградация параметров, то будет ой) 

[3apw 3]

6 hours ago, des00 said:

По теории Maximum SNR vs Clock Jitter | Analog Devices все зависит от ваших параметров, точнее с каким с/ш и какой динамикой должен работать ваш радиоканал. Если вклад джитера незначителен, то пойдет решение, а если будет значительная деградация параметров, то будет ой) 

Благодарю за ссылку. Да, именно такой вариант оценки уровня джиттера (ФШ) считаю правильным. Посчитал требуемый уровень ФШ для опорного генератора 25 МГц и он получился весьма не трудным к выполнению - минус 126 дБн/Гц при отстройке 2700 Гц. Может быть именно поэтому потеря 7-8 дБн/Гц при реализации на CPLD и не заметна при эксплуатации радиоканала.

6 hours ago, Ivanii said:

А может пойдет просто покупной "связной" TCXO с точностью порядка 1 ppm, типа такого https://ru.mouser.com/ProductDetail/Epson-Timing/TG2520SMN-500000M-MCGNNM3?qs=GBLSl2AkirtaDctRxL9KYQ%3D%3D ?

Не знаю кому как, но мне точно не подойдет (из-за наличия ряда узкополосных режимов на СВЧ), так как в радиоканале повышенные требования к стабильности частоты. Начинал именно со стенда оценки стабильности опорных источников - дорогой "брендовый" TCXO проигрывает недорогому OCXO по стабильности примерно в 200 раз !!! Ниже график девиации Аллана для дорогого TCXO и недорогого OCXO. 
 

9 hours ago, Мур said:

Зачем так сложно?  Под такие задачи есть специальная элементная база...

https://www.google.com/search?q=jitter+cleaner&rlz=1C1GCEU_ruUA892UA892&oq=jitter+cle&aqs=chrome.1.69i57j0i512l3j0i22i30l6.10721j0j7&sourceid=chrome&ie=UTF-8

Такое решение теперь особенно востребовано и позволяет иметь ультранизкий джиттер, особенно когда входы генератора современных FPGA пара фазные.

Да, дорого!..  Но сколько потом экономии нервов и времени!

Спасибо за вариант - метод известный, но такой подход как-то совсем не импонирует ... 

Изменено 14 января, 2022 пользователем 3apw

[khach 33]

Использовать внешний ФЧД с ретаймером на дискретных триггерах типа 7474. ПЛИС используется только как делитель, потом сигнал ресинхронизируется с источником на внешнем триггере ( избавляемся от ФШ ПЛИС) и потом фазовый детектор тоже на дискретном триггере- переходим в аналоговую область. Использовать такой геморой имеет смысл только в особых случаях- например мы делали оффсетный ФАПЧ с цифровым вычитанием ПЧ от NCO.

[rloc 43]

14.01.2022 в 09:47, 3apw сказал:

сделать 25 МГц VXO (перестраиваемый кварцевый генератор) вне CPLD и за счет этого можно будет улучшить ФШ тактового генератора

И по возможности выкинуть CPLD, не забывая про питание:

 

[3apw 3]

khach и rloc, благодарю Вас за советы. Согласен с ними, но именно из-за желания "разумной достаточности" решение буду принимать после реальных испытаний в конкретном радиоканале.
Сравню два варианта: опорный сигнал 25 МГц от текущего решения на CPLD XILINX, а второй вариант - опора 25 МГц с ФШ лучше -160 дБн/Гц @10 кГц. Если корреспонденты почувствуют существенную разницу, то будет понятно зачем переделывать текущий вариант на CPLD и применять существенно более дорогое решение. 

[khach 33]

9 hours ago, 3apw said:

Если корреспонденты почувствуют существенную разницу

Почувствуют или нет- зависит еще от аппаратуры на стороне корреспондентов. Ну и от модуляции. В эпоху SSB или ЧМ на фазовые шумы вообще внимания не обращали. Вылезла проблема в полный рост когда перешли на современные фазовые методы цифровой модуляции. Так что чтоб разобраться в проблеме не рапорты корреспондентов нужны, а доступ к измерителю ФШ или в крайнем случае самому собирать измеритель на смесителе из двух экземпляров синтеза.

С другой стороны синтез на FPGA Xilinx позволял принимать сигналы GPS,  при всей требовательности к ФШ для таких приложений. И тут именно FPGA  а не CPLD была - FPGA в общем виде шумит сильнее и шум изменяется в зависимости от синтеза проекта.

Посмотрите у  http://www.aholme.co.uk/Projects.htm

в разделах Homemade GPS Receiver и Fractional-N frequency synthesizers. У него же и хороший измеритель ФШ есть в Direct digital phase noise measurement

[3apw 3]

1 hour ago, khach said:

Почувствуют или нет- зависит еще от аппаратуры на стороне корреспондентов. Ну и от модуляции.

Александр, благодарю Вас за рекомендации и ссылку.
 

Вообще заметил интересную особенность – в результате хорошего квалифицированного обсуждения (личного или безличного) через некоторое время приходят интересные мысли существенно чаще, чем при отсутствии такой дискуссии.   

Как упоминал выше я стараюсь придерживаться именно «разумно-рачительного» подхода при решении любой задачи, поэтому получение низких ФШ не стоит в данном случае как приоритет.
Особенность моего радиоканала состоит в том, что аппаратными системными средствами диапазон мощностей радиосигналов в нем ограничен так, что максимальный SNR составляет примерно 30 дБ, что значительно ослабляет требования к ФШ опорных сигналов.
Проведенный расчет требуемого ФШ опорного сигнала 25 МГц показал, что для моего вида модуляции и полосы канала уровень ФШ опоры должен быть не хуже -126 дБн/Гц при разносе 2700 Гц.   

 

Так как мое благосостояние, к сожалению, не позволяет иметь дома R&S FSWP, то провел прямое измерение ФШ прибором попроще (R&S FSQ8), который имеет порог измерения -130 дБн/Гц на 1 ГГц при 10 кГц разносе.
Как можно видеть из двух приложенных картинок, уровень ФШ текущей версии опоры на CPLD XILINX составил не хуже – 129 дБн/Гц при разносе 2700 и 10000 Гц – то есть лучше требуемого расчетного (вполне возможно, что ФШ еще ниже и измерения ограничены возможностями FSQ8). Именно поэтому и надеюсь на подтверждение факта, что при реальных эфирных испытаниях деградация ФШ опоры будет незаметна корреспондентам.

Если в чем-то мои рассуждения не верны, то надеюсь более квалифицированные коллеги меня поправят…

 

Изменено 16 января, 2022 пользователем 3apw

[khach 33]

23 hours ago, 3apw said:

Как можно видеть из двух приложенных картинок, уровень ФШ текущей версии опоры на CPLD XILINX составил не хуже – 129 дБн/Гц

Не верно. Что бы измерения были в дБн ( относительно уровня несущей) амплитуда сигнала должна быть 0 дБм. А на рисунках - 25. Из этого получается динамический диапазон до уровня шума прибора  хуже 100 дб, а это уже не позволяет увидеть ФШ от синтезатора. Кстати, а какова частота ФД и полоса ФНЧ ФАПЧ? Чтобы можно было прогнозировать какую ширину "шляпы" шумов синтеза ожидать на графике.