[blackfin 16]

10 minutes ago, RobFPGA said:

В этом проекте основные частоты 322 и 250 MHz,  Speed Grade 2

OK. Спасибо!

[Мур 1]

https://russianblogs.com/article/3114117876/

Тут компактненько, но не полно...

[Мур 1]

из  https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/optimize/lock/flp_pro_def_logiclock_reg.htm

[Мур 1]

Все  просто.  И на самом видном месте!

Для  Intel Quartus Prime

Standard	Lite

Не РАБОТАЕТ!

Блочный дизайн — инкрементальная блочная компиляция и переиспользование дизайн блока

Инкрементальная оптимизация — традиционные этапы фиттинга подразделяются на более тонкие подэтапы для лучшего контроля потока

Планировщик интерфейсов — изучает архитектуру периферии устройства и эффективно распределяет интерфейсы

Регионы логической блокировки — директива фиттеру разместить определенные элементы или узлы в пределах одного региона

 

Это все есть только  в   PRO!

[Мур 1]

 

[Мур 1]

https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/optimize/lock/flp_pro_def_logiclock_reg.htm

 

https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/optimize/dpp/dpp_about_dpp.htm

[new123 0]

On 11/30/2021 at 6:12 PM, new123 said:

увы, партишины сильно времянку просаживают.

заберу свои слова обратно. При правильном подходе, все норм

[Мур 1]

6 hours ago, new123 said:

заберу свои слова обратно. При правильном подходе, все норм

Партишины боле тонкая вещь, чем LLR. Они способны обвалить весь дизайн и не дать вести компоновку (почему отдельно выделяют опцию Ignore учета партишенов).

Спасибо за LLR, которые способны навязывать предпочтительные зоны размещения.