[RobFPGA 27]

Приветствую!

3 minutes ago, Freibier said:

Может кто доходчиво (как для новичка) разъяснить ситуацию с наличием DDIO регистров в чипах MAX10?

Intel® MAX® 10 General Purpose I/O User Guide.   Стр. 43   4.1.1.2. DDR Output Path with Output Enable. 

 

Удачи! Rob.

[Freibier 3]

9 минут назад, RobFPGA сказал:

Intel® MAX® 10 General Purpose I/O User Guide.   Стр. 43   4.1.1.2. DDR Output Path with Output Enable. 

Я спрашиваю не о принципе работы DDR регистра в режиме OUT.

Меня интересует на любом ли пине чипа есть эти DDR регистры?

[yes 5]

ну вот прямо написано (и я считаю, что интел пишет дурацкие даташиты)

Each IOE contains one input register, two output registers, and two output-enable
(OE) registers:
• The two output registers and two OE registers are used for DDR applications.
 

просто удивительно, чтобы в современной ПЛИС было без этого, и цена добавки DDR-а к IO функциям копеечная - +2 регистра и хитрый мультиплексор

 

[RobFPGA 27]

Приветствую!

26 minutes ago, Freibier said:

Меня интересует на любом ли пине чипа есть эти DDR регистры?

Пример пользы от внимательного чтения доков @yes уже привел выше 

Но правильнее все же проверить в Qu что в выбранном вами чипе на нужные выводы можно разместить требуемый IO функционал и  стандарт.   

 

Удачи! Rob.

[des00 25]

51 minutes ago, Freibier said:

Ваш ответ выглядит так, что раз я их не вижу то их и нет (

 

Может кто доходчиво (как для новичка) разъяснить ситуацию с наличием DDIO регистров в чипах MAX10?

эммм вы издеваетесь? в официальной информации от производителя, на ваш чип написано что DDIO регистров в чипе нет. только эмуляция DDR за счет парафазного включения. Какие еще тут могут быть вопросы для доходчивого объяснения?

13 minutes ago, yes said:

ну вот прямо написано (и я считаю, что интел пишет дурацкие даташиты)

Each IOE contains one input register, two output registers, and two output-enable
(OE) registers:
• The two output registers and two OE registers are used for DDR applications.

 

а ткните меня носом, где у макса 10 го два регистра в ячейке ввода вывода?

46 minutes ago, RobFPGA said:

Приветствую!

Intel® MAX® 10 General Purpose I/O User Guide.   Стр. 43   4.1.1.2. DDR Output Path with Output Enable.

там написано . Simplified View of GPIO Lite IP Core DDR Output Path with Output Enable Т.е. это не ячейка, это IP корка

а сам IO элемент тут 2.2. Intel MAX 10 I/O Elements и там всего 3 регистра в ячейке. на OE, на вход, на выход.

И ниже по документации

2.3.2.10. Programmable Emulated Differential Output

The Intel® MAX® 10 devices support emulated differential output where a pair of single-ended output drives out a differential signal. The emulated differential output feature is supported for the following I/O standards:

UPD. Есть там правда одна оговорка. High speed DDR3 I/O banks—supports various I/O standards and protocols including DDR3. These I/O banks are available only on the right side of the device.

 

[RobFPGA 27]

Приветствую!

2 minutes ago, des00 said:

а ткните меня носом, где у макса 10 о два регистра в ячейке ввода вывода?

Извините, я тихонечко ...  
 

Quote

2.2. Intel MAX 10 I/O Elements
The Intel MAX 10 I/O elements (IOEs) contain a bidirectional I/O buffer and five
registers for registering input, output, output-enable signals, and complete embedded
bidirectional single data rate (SDR) and double data rate (DDR) transfer.

 

Удачи! Rob.

[yes 5]

4 minutes ago, des00 said:

а ткните меня носом, где у макса 10 го два регистра в ячейке ввода вывода?

цитата из Intel® MAX® 10 General Purpose I/O User Guide

там же на 43 стр картинка с DDR выходом - что они хотели этим сказать - хз. я же написал - качество альтеровской документации, по-моему, сильно упало, когда она стала интеловской

сам я не пользовался MAX 10

[des00 25]

19 minutes ago, RobFPGA said:

Извините, я тихонечко ...  

рисунка нет, и стоят ли эти 5 регистров в каждом элементе не ясно.

19 minutes ago, yes said:

цитата из Intel® MAX® 10 General Purpose I/O User Guide

там же на 43 стр картинка с DDR выходом - что они хотели этим сказать - хз. я же написал - качество альтеровской документации, по-моему, сильно упало, когда она стала интеловской

там тоже ссылаются на Simplified View of GPIO Lite IP Core DDR Input Path, а самой схемы IO ячейки нет) в том же самом сыклоне она есть. а тут только слова)

о как, скачал pdf

таблица 2.1. Intel MAX 10 I/O Standards Support

где первые и вторые DDR и другие дифференциальные стандарты, стоят метки 3 и 4. Ниже расшифровка

(3)The inputs treat differential inputs as two single-ended inputs and decode only one of them.

(4)The outputs use two single-ended output buffers with the second output buffer programmed as inverted.

UPD. Ну и немного теории заговора Table 5.Types of GPIO Buffers in Intel MAX 10 Devices

ИМХО, нет там нормальной DDR ячейки. Есть два обычных порта по 3 триггера, которые софтово включаются в псевдодифференциальный и(или) в DDR режим. И это они и называют ячейкой ввода вывода в DDR режиме)))

 

[RobFPGA 27]

Приветствую!

10 hours ago, des00 said:

там тоже ссылаются на Simplified View of GPIO Lite IP Core DDR Input Path, а самой схемы IO ячейки нет) в том же самом сыклоне она есть. а тут только слова)

таблица 2.1. Intel MAX 10 I/O Standards Support ...

Почему я и говорю что правильнее всего проверять все на живой тестовой "кошечке"  
Простенький тест с DDR входом и DDR выходом

Spoiler

кусок MAX10 чипа видного в Chip Planer после FIT

 

А  это картинка для выходной  IO (на общем плане IO вверху)  

 

И для  входной  IO (на общем плане IO внизу)   

 

Но  есть нюанс - для DDR input пишут что не все MAX10 девайcы поддерживают хард. DDR регистры в IO cell 

Так что надо проверять и проверять на конкретном девайсе.  

 

Что касается дифференциальных сигналов то отношение к DDR это не имеет. Это просто то как реализованы буфера для этих режимов, как "true differential" c выводом в соседние пады,  или эмуляцией из двух single ended ячеек.       

 

Удачи! Rob.

[Freibier 3]

...

погорячился

[des00 25]

11 hours ago, RobFPGA said:

Но  есть нюанс - для DDR input пишут что не все MAX10 девайcы поддерживают хард. DDR регистры в IO cell 

Так что надо проверять и проверять на конкретном девайсе. 

надо все таки поставить квартус, лет 5 в нем не сидел

[Freibier 3]

16 часов назад, des00 сказал:

в официальной информации от производителя, на ваш чип написано что DDIO регистров в чипе нет. только эмуляция DDR за счет парафазного включения. Какие еще тут могут быть вопросы для доходчивого объяснения?

А чем "эмуляция DDR за счет парафазного включения" так плоха?

И где про это можно почитать?

[umarsohod 1]

Надо же было столько копьев сломать из за ерунды.

DDIO в МАХ10 есть.

Пример использования - https://marsohod.org/projects/proekty-dlya-platy-marsokhod3/307-max10-hdmi

 

[Freibier 3]

8 часов назад, umarsohod сказал:

Надо же было столько копьев сломать из за ерунды.

DDIO в МАХ10 есть.

Пример использования - https://marsohod.org/projects/proekty-dlya-platy-marsokhod3/307-max10-hdmi

 

Абсолютно в любом чипе есть?

У меня то 10M02, а у марсоходов 10M08 или 10M50.

[Flip-fl0p 4]

10 минут назад, Freibier сказал:

Абсолютно в любом чипе есть?

У меня то 10M02, а у марсоходов 10M08 или 10M50.

Открываете в Quartus нужный вам чип и в resource property editor внимательно вкуриваете в устройство выходной ячейки FPGA.