Vivado ML Edition - 2021.2

[Alex77 0]

Vivado ML 2021.2 is now available for download:

• New device support for Artix® UltraScale+™: XCAU20P and XCAU25P
• Improved Intelligent Design Runs for push-button timing closure
• New example designs available in Vivado®
• Ease of use enhancements for HLS flows

[fguy 0]

Размер дистрибутива подрос сразу на 20 Гб - до 72. Пугает слишком много букв про хлс - интересно будет посмотреть - тему совсем убили или вдруг все заработает.

[attaboy 0]

Сочетание Artix UltraScale+ вызывает какой-то когнитивный диссонанс. В UltraScale+ достаточно долго были только Virtex и Kintex, и те и другие относятся к сегменту дорогих ПЛИС. Поэтому лично у меня само по себе название UltraScale+ стало ассоциироваться с дорогими чипами. А Artix, в свою очередь, презентовали в 7-й серии как дешевое решение. И тут вдруг Artix UltraScale+ ...

[fguy 0]

2 часа назад, attaboy сказал:

Сочетание Artix UltraScale+ вызывает какой-то когнитивный диссонанс.

И не у вас одного. Ждем Artix Versal...

[RobFPGA 0]

Приветствую!

2 minutes ago, fguy said:

И не у вас одного. Ждем Artix Versal...

Versal это другое - скорее уж Spartan US+  

 

Удачи! Rob.

[fguy 0]

42 минуты назад, RobFPGA сказал:

Versal это другое

Там то же куча градаций - от обычного "а ля цинк7" до грядущих версий с HBM и RFSOC, а отбраковка по процам прекрасно впишется в выкидыш "версаль артикс".

[des00 0]

3 hours ago, attaboy said:

Сочетание Artix UltraScale+ вызывает какой-то когнитивный диссонанс. В UltraScale+ достаточно долго были только Virtex и Kintex, и те и другие относятся к сегменту дорогих ПЛИС. Поэтому лично у меня само по себе название UltraScale+ стало ассоциироваться с дорогими чипами. А Artix, в свою очередь, презентовали в 7-й серии как дешевое решение. И тут вдруг Artix UltraScale+ ...

нужно же куда то отбраковку девать. кремний сейчас в дефиците

[dxp 0]

Artix US+ - именно Artix, он по ресурсам и самое главное по цене примерно соответствует Artix7. При этом, конечно, новое качество: быстрая логика и трансиверы.

 

Versal - принципиально новая тема. Особенно AI серия. Но даже Prime уже изрядно отличается (главным образом из-за NoC). По калибру (объём логических ресурсов) это где-то Kintex US+ - младшие Virtex US+.

[fguy 0]

7 часов назад, dxp сказал:

Но даже Prime уже изрядно отличается (главным образом из-за NoC).

Xilinx наконец то осознал что аппаратный ддр контроллер лучше синтезируемого в плис - говорить о каких то перспективах улучшения контролера в плис не приходится - он со временем быстрее не станет и следующее поколение ддр все равно не осилит, а его размер съедает значительные ресурсы в плис + время на разводку. Но все же нативный ддр интерфейс (арр) в ряде случаев бывает быстрее, удобнее и экономнее чем AXI. То же самое касается и матрицы из VLIW процов в версалях - тактовую частоту работы для них можно получить заметно выше чем реализация в плис и тем самым выйти на новый уровень производительности и функциональности обработки данных. Имхо это будет тенденцией в развитии плис, где плисовая матрица будет связующим элементом между набором аппаратных интерфейсов и ускорителей.

[RobFPGA 0]

Приветствую!

17 minutes ago, fguy said:

Xilinx наконец то осознал что аппаратный ддр контроллер лучше синтезируемого в плис

Думаю тут скорее вопрос в целесообразности. Было бы у Xilinx желание уже в 7 версии был бы полностью хард. контроллер. Ведь в Spartan-6 он был. 
Но для обычных универсальных FPGA любой hard блок должен быть сильно оправдан. 
А полностью хард DDR контроллер наверное не являлся столь необходимым для таких универсальных FPGA.   Слишком уж велико разнообразие типов и возможных комбинаций памяти которые могут быть навешаны на такую FPGA.

 

Удачи! Rob.

[blackfin 1]

49 minutes ago, fguy said:

Xilinx наконец то осознал, что аппаратный ддр контроллер лучше синтезируемого в плис ...

А аппаратная HBM и того лучше:

Total Bandwidth Block RAM  - 539 Tb/s
Total Bandwidth Ultra RAM  - 205 Tb/s
Total Bandwidth HBM2e DRAM - 820 GB/s
Total Bandwidth     LPDDR4 - 136 GB/s

 

[RobFPGA 0]

Приветствую!

6 minutes ago, blackfin said:

А аппаратная HBM и того лучше:

Кто ж с этим спорит. Широкий порт данных дает о себе знать.  Только это пропускная как говорится со *. Получается при оптимальном распределении адресов для доступа между  всеми портами. 

Удачи! Rob.

[dxp 0]

1 час назад, fguy сказал:

о же самое касается и матрицы из VLIW процов в версалях

Там не во VLIW дело, а в том, что там векторные юниты. И что можно их объединять алгоритмически весьма скоростными путями передачи данных, строя цепочки трактов обработки.

 

Что касается контроллеров памяти, то поддержка физического уровня всё равно присутствует в том же US+ (пара PLL в каждом банке, FIFO на ввод и вывод с функциями сериализации-десериализации), в Versal это просто официально выделено в XPHY. Основное отличие от US+ в том, что для DDR4 ещё и ядро контроллера памяти сделано аппаратным. Остальные типы контроллеров памяти - QDR, RDLRAM - реализуются по старой схеме: софтовое ядро и физика на XPHY. 

 

Ну, и важнейшее отличие в том, что вся эта подсистема доступа в памяти вынесена из PS и PL части с предоставлением равного доступа ото всюду, включая AIE (если они присутствуют) через NoC.

[fguy 0]

18 часов назад, blackfin сказал:

А аппаратная HBM и того лучше:

Если б не ценник на чипы в 30 куе и выше, то да, а так на порядок с лишним дешевле поставить 2 банка ддр4 на "обычную" плис. Только вот 2 ядра ддр4 с акси мастером по минимуму съедают до 20% плис типа ку60 и разводится дольше часу.

Edited November 1, 2021 by fguy

[RobFPGA 0]

Приветствую!

3 hours ago, fguy said:

Если б не ценник на чипы в 30 куе и выше

Смотря на какие чипы. 
Младшие  в серии идут по вполне "адекватные" ценам. Например платы с VU37P у того же BittWare  можно купить за 8-15К.  А с учетом сопутствующих затрат на подключение внешних DDR  цена может быть и меньше. Но опять же - это не в розницу и не всем   

Удачи! Rob