user_fpga 0 October 21, 2021 Posted October 21, 2021 · Report post вопрос собственно в том как с цинка достучатся до порта AWLEN[7:0] в кастомном ip ядре axi4 full? С функцией xil_out32 axi4 full работает как axi4 lite. Каждая транзакция заканчивается одним пакетом. WLAST сразу в единицу поднимает и не опускает. И вообще есть ли способ как увидеть в vitis где все эти функции которыми возможно управлять протоколом AXI чтобы можно было грубо говоря чуть переделать протокол axi не нарушая его стандарт? То есть подать один раз адрес с настройками пакета, и пачку данных подряд. Quote Share this post Link to post Share on other sites More sharing options...
fguy 0 October 22, 2021 Posted October 22, 2021 · Report post 12 часов назад, user_fpga сказал: То есть подать один раз адрес с настройками пакета, и пачку данных подряд. Из сдк так сделать не получится - фишка работает в хлс, но при соблюдении кучи условий - указать необходимый размер берст (пакета) по акси и делать ввод/вывод с инкрементом адреса из цикла с пайплайном 1 и латентностью не более 3. Возможно еще и в мемкопи хлс будет работать - не проверял. В сдк еще можно попытаться задействовать дма. Quote Share this post Link to post Share on other sites More sharing options...
user_fpga 0 October 22, 2021 Posted October 22, 2021 (edited) · Report post 1 час назад, fguy сказал: фишка работает в хлс, с хлс не знаком, но вроде как это все равно же разработка pl части, получается я и в veriloge могу присвоить любые значения и берсту и длине пакета и отрезать эти входы от цинка, но толку то не будет, мастер(цинк) делает свое дело и делает это как lite режим. Edited October 22, 2021 by user_fpga Quote Share this post Link to post Share on other sites More sharing options...
fguy 0 October 22, 2021 Posted October 22, 2021 (edited) · Report post 22 минуты назад, user_fpga сказал: с хлс не знаком, но вроде как это все равно же разработка pl части, получается я и в veriloge могу присвоить любые значения и берсту и длине пакета и отрезать эти входы от цинка, но толку то не будет, мастер(цинк) делает свое дело и делает это как lite режим. Я так понимаю вам фактически нужен дма - передать/принять данные из памяти процом в/из плисовое ядро. Вы можете использовать как штатные ядра так и написать свое на хлс или vhdl/verilog. В таком случае берст по акси будет задействован. Имхо если нужно получить пакетную передачу данных в ядро, то задействовать для этого акси нет смысла - достаточно и стрима - адрес все равно в таком случае смысла не имеет - нужны только данные. Edited October 22, 2021 by fguy Quote Share this post Link to post Share on other sites More sharing options...
