[goodsoul 0]

Quartus Prime Pro 21.3 доступен для скачивания. 
Release Notes: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/rn/rn-qts-pro-dev-support.pdf

• Improvements for Intel® Agilex™ FPGA power, performance, runtime, memory, and logic utilization†
• The first release of the Nios V/m microcontroller (the next generation of softcore processors based on the open-source RISC V architecture)
• New, faster compilation options for use during the early stages of development
• Signal preservation for use in RTL development and Platform Designer system development
• Incremental Signal Tap compilation, providing faster iterations during the debug cycle
• Simulator Aware Signal Tap (Beta) expanding the scope of visibility of the Signal Tap Logic Analyzer tool
• New and improved Design Assistant design rules for synthesis, clock domain crossing (CDC), reset domain crossing (RDC)
• Siemens EDA Questa*-Intel FPGA and Starter Edition simulators for faster 64-bit simulation
• And Many More

https://blogs.intel.com/psg/intel-quartus-prime-software-verson-21-3-available-now-agilex-power-and-performance-nios-v-simulator-aware-signal-tap-and-more/

NIOS V требует $0 лицензию - ее можно сгенерировать в Self-Service Licensing Center; пока что доступен только для Q.pro
NIOS II никуда не исчезает и доступен для использования.

[nice_vladi 1]

36 minutes ago, goodsoul said:

Siemens EDA Questa*-Intel FPGA and Starter Edition simulators for faster 64-bit simulation

Они туда бесплатную квесту прикрутили? С чего такая щедрость? Или это всё тот же тормознутый модельсим, просто ребрендинг?

ЗЫ. Обещают, что бесплатная квеста будет иметь примерно 40% производительности от платной. Которая, в свою очередь, медленее (непонятно, на сколько), чем настоящая, взрослая квеста от Сименс. Интересно, это всё-таки будет производительнее, чем модельсим, или нет?

https://www.intel.com/content/www/us/en/software/programmable/quartus-prime/questa-edition.html

[des00 25]

1 hour ago, goodsoul said:

• The first release of the Nios V/m microcontroller (the next generation of softcore processors based on the open-source RISC V architecture)

NIOS V требует $0 лицензию - ее можно сгенерировать в Self-Service Licensing Center; пока что доступен только для Q.pro

пора похоже осваивать, а то совсем из тренда выпаду

[Alex77 4]

Вот буду "ржатьнимогу", если xilinx выкатит аналогичную фишку...

[des00 25]

14 hours ago, Alex77 said:

Вот буду "ржатьнимогу", если xilinx выкатит аналогичную фишку...

да куда они денутся) еще и последовательное ядро добавят, на замену пикоблейзу. То что в соседней теме обсуждют)

[1891ВМ12Я 0]

Quote

The first release of the Nios V/m microcontroller (the next generation of softcore processors based on the open-source RISC V architecture)

Ого, невероятно крутая новость. Хилые просто обязаны ответить на это. Какая системная шина у Risc-V, часом не AXI? Периферию надо затянуть на него привычную, SDK допилить.

[RobFPGA 27]

Приветствую!

9 minutes ago, AVR said:

Ого, невероятно крутая новость. Хилые просто обязаны ответить на это.

А что тут крутого? IMHO просто оптимизация с уходом от старого NIOS,  соответственно можно будет сэкономить на затратах на компилятор. Но не сразу. 

Удачи! Rob.

[Nick_K 0]

On 10/11/2021 at 12:48 PM, nice_vladi said:

Они туда бесплатную квесту прикрутили? С чего такая щедрость? Или это всё тот же тормознутый модельсим, просто ребрендинг?

ЗЫ. Обещают, что бесплатная квеста будет иметь примерно 40% производительности от платной. Которая, в свою очередь, медленее (непонятно, на сколько), чем настоящая, взрослая квеста от Сименс. Интересно, это всё-таки будет производительнее, чем модельсим, или нет?

https://www.intel.com/content/www/us/en/software/programmable/quartus-prime/questa-edition.html

Насколько мне помнится Квеста более рассчитана на поддержду SystemVerilog и его фич. Не то чтобы Моделсимка не "может". Но реально ограничен. ПО крайней мере так было пару годков назад.

On 10/12/2021 at 2:34 PM, AVR said:

Ого, невероятно крутая новость. Хилые просто обязаны ответить на это. Какая системная шина у Risc-V, часом не AXI? Периферию надо затянуть на него привычную, SDK допилить.

Вроде Wishbone но это не точно. Точно не AXI, так как эта лютая хрень полностью под контролем у ARM'ов

[RobFPGA 27]

Приветствую!

4 minutes ago, Nick_K said:

Насколько мне помнится Квеста более рассчитана на поддержду SystemVerilog и его фич. Не то чтобы Моделсимка не "может". Но реально ограничен. ПО крайней мере так было пару годков назад.

Полная Questa SV поддерживала  полностью, включая все фичи для верификации (типа $randomization() ...). А Modelsim поддерживал SV но без этих фич.    
Халявная Questa тоже не полностью поддерживает эти фичи.  Так  что некоторые корки для полноценной верификации на ней не запустить. 

 

Удачи! Rob. 

[Nick_K 0]

Just now, RobFPGA said:

Приветствую!

Полная Questa SV поддерживала  полностью, включая все фичи для верификации (типа $randomization() ...). А Modelsim поддерживал SV но без этих фич.    
Халявная Questa тоже не полностью поддерживает эти фичи.  Так  что некоторые корки для полноценной верификации на ней не запустить. 

 

Удачи! Rob. 

А Вам если мёд, то сразу ведром))) у помаленьку-почуть. Уже хорошо что Квеста-неМоделсим. Ещё бы Хилые расчехлились на эту тему. Раньше же был у нах симулятор нормальный - чего слили?..

[dxp 32]

11 часов назад, Nick_K сказал:

Точно не AXI, так как эта лютая хрень полностью под контролем у ARM'ов

Тут вы ошибаетесь. Например, Microsemi (Microchip) выпустили SoC на базе FPGA PolarFire с RISC-V ядрами (4 application ядра U54 разработки SiFive (примерно соответствует ARM Cortex A53) и одно МК ядро (аналог Cortex M3/M4)). Структурная схема:

 

 

https://www.microsemi.com/product-directory/soc-fpgas/5498-polarfire-soc-fpga#block-diagram

 

Обратите внимание на выделенные красным фрагменты. Я не знаю, какая там форма взаимодействия и лицензирования, подозреваю, что это всё без проблем лицензируется за деньги. А блоки вроде Coherent  Switch и AMBA Switch with Memory Protection and QoS (этот 146% - AMBA на это указывает) - это полностью ARM'овские IP ядра. Как и многое другое там. Из ядер скорее всего тоже что-то AXI-подобное торчит, иначе это будет сложно интегрировать в систему.

[des00 25]

4 hours ago, dxp said:

Из ядер скорее всего тоже что-то AXI-подобное торчит, иначе это будет сложно интегрировать в систему.

ЕМНП wishbone b3 classic довольно просто портируется в AXI-MM. wishbone b4 pipelined реализован почти по концепции AXI

[dxp 32]

Wishbone, насколько помню, появилась куда как раньше, чем AXI. AXI - 5-канальная шина с кучей служебных сигналов вроде PROT, LOCK и т.д., изначально поддерживающая разные модели памяти (Normal, Strongly-Ordered, Device). Может вы Avalon-MM имели в виду. Хотя в принципе любую шину можно в AXI преобразовать (но не наоборот).

[des00 25]

5 minutes ago, dxp said:

Wishbone, насколько помню, появилась куда как раньше, чем AXI. AXI - 5-канальная шина с кучей служебных сигналов вроде PROT, LOCK и т.д., изначально поддерживающая разные модели памяти (Normal, Strongly-Ordered, Device). Может вы Avalon-MM имели в виду. Хотя в принципе любую шину можно в AXI преобразовать (но не наоборот).

не, именно в AXI. служебные сигналы в акси - в вишбоне есть теги определяемые пользователем. А 5 каналов - если без overlapped транзакций то тоже не сильно сложно их портировать. Даже вроде на опенкоресах порты wishbone - axi были во множественном количестве.

[dxp 32]

25 минут назад, des00 сказал:

А 5 каналов - если без overlapped транзакций то тоже не сильно сложно их портировать.

Так в этом-то и одно из главных преимуществ AXI - возможность метать транзакции в очередь, не ожидая ответа. Если по схеме "инициировал транзакцию - дождался ответа", то да, без проблем. Но высокопроизводительный процессор предполагает всё же возможности цепочек транзакций.

 

Вот ещё любопытное сравнение: https://electronics.stackexchange.com/questions/387122/whats-the-best-internal-soc-bus

 

Цитата

Wishbone has synchronous writes and a-synchronous reads whilst AMBA has both synchronous. In an SOC design you want everything to be synchronous.