Jump to content

    

Recommended Posts

Ага, действительно это работает, пин name (n) автоматом добавляется. Спасибо.

Однако если указать любое питание банка отличное от 2.5 В, то компиляция не проходит.

Так должно быть?

Share this post


Link to post
Share on other sites
6 hours ago, Freibier said:

Однако если указать любое питание банка отличное от 2.5 В, то компиляция не проходит.

Так должно быть?

Да.

Сам указываю 2.5 В, а подаю, сколько надо (например 3.3 В, но допустимость такого подхода может зависеть от задач/кристалла, у меня проблем не было). 

Share this post


Link to post
Share on other sites

Хочу с плис подать на CK и CK# входы DDR2 SDRAM диф. сигнал.

Питание мс памяти и банка плис 1.8 В.

Если в квартусе указать что питание банка 2,5 В, то ошибок компиляции нет.

Если ... 1,8 В, то квартус грубо ругается.

Как быть?

Share this post


Link to post
Share on other sites
1 hour ago, Freibier said:

DDR2 SDRAM диф. сигнал.

Питание мс памяти и банка плис 1.8 В.

Выбрать дифф. SSTL 1.8V, для стандартных интерфейсов (типа ddr2 и тп) в квартусе все есть.

Share this post


Link to post
Share on other sites

Перепробовал уже практически все более-менее вменяемые типы выходов.

Ни один не проходит, кроме LVDS при питании банка 2.5V.

Ква либо инверсный пин вообще не добавляет, либо выдаёт ошибку при компиляции.

Кстати, при выборе SSTL 1.8V инверсный пин не добавляется.

--------------

А ошибку такую выдаёт (при назначении пина как LVDS и питании банка 1.8В)

Error (169026): Pin QP with I/O standard assignment LVDS is incompatible with I/O bank 3. I/O standard LVDS, has a VCCIO requirement of 2.5V,
which incompatible with the I/O bank's VCCIO setting or with other output or bidirectional pins in the I/O bank using a VCCIO requirement of 1.8V.
Assign output and bidirectional pins with different VCCIO requirements to different I/O banks, or change the I/O standard assignment for the
specified pin to a compatible I/O standard. The Intel FPGA Knowledge Database contains many articles with specific details on how to resolve this error.
Visit the Knowledge Database at https://www.altera.com/support/support-resources/knowledge-base/search.html and search for this specific error message number.

 

Share this post


Link to post
Share on other sites
7 hours ago, Freibier said:

Ни один не проходит, кроме LVDS при питании банка 2.5V.

Для стандартных интерфейсов надо смотреть, что предусмотрено в Квартусе, есть ограничения на используемые ноги, возможна эмуляция дифф. режимов, и тп. Надо смотреть документацию и примеры. 

 

8 hours ago, Freibier said:

Как быть?

Посмотреть готовый пример со всеми необходимыми констрейнами. 

Share this post


Link to post
Share on other sites
20 hours ago, Freibier said:

Однако если указать любое питание банка отличное от 2.5 В, то компиляция не проходит.

Так должно быть?

Смотреть таблицу I/O Standards Voltage Levels на используемую ПЛИС. Там указано при каком напряжении питания возможны те или иные режимы. В частности, например, для сыклона 5, LVDS может быть только с напряжением питания 2.5В.

Share this post


Link to post
Share on other sites

Посмотрел (по диагонали) для примера даташит на Циклон-10ЛП, выходной дифф. сигнал клока для DDR эмулируется парой SE SSTL (и только на некоторых предопределенных пинах). Проще, наверно, поискать готовый пример подключения памяти.

 

Share this post


Link to post
Share on other sites
5 часов назад, iglaz3 сказал:

Для клока там Differential 1.8-V SSTL

Таки да, можно получить тот самый Differential 1.8-V SSTL, но как-то странно это происходит.

Изначально в выпадающем списке "I/O Standard" пункта Differential 1.8-V SSTL просто нет.

Но если выбрать LVDS (при этом автоматом добавляется инверсный пин) а затем выбрать какой либо другой пин и снова выбрать нужный (точную последовательность действий не запомнил),

то в списке уже появляются разные режимы Differential *.*-V 

Выбрал "Differential 1.8-V SSTL Class I" - результат тот же :biggrin:

C.thumb.jpg.1d1fadff368a499eb289c816f5376db7.jpg

Проект сложнейший - вход CLK соединён с выходом QP 

1 час назад, Leka сказал:

Проще, наверно, поискать готовый пример подключения памяти.

Дело не только в памяти, хотя и в ней тоже, я просто пытаюсь разобраться.

А если какая либо другая мс (не память) требует такой входной клок как быть?

Edited by Freibier

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.