Перейти к содержанию
    

Генератор темплейтов модулей на Verilog/SV

Всем здравствуйте,

Дошли руки причесать и выложить в репозиторий. Возможно кому-то будет полезным.

https://pypi.org/project/vloginit/

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

У меня похожий скрипт есть, чтобы ядра от Xilinx/Altera в проект вкорячивать, формирует списки подключений, списки вайров регов и их инициализаций в разных направлениях (инверсия вход-выход). Действительно вручную очень тяжело такое делать.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

On 8/30/2021 at 12:56 PM, AVR said:

У меня похожий скрипт есть

Дозвольте взглянуть а также полюбопытствовать, чем генерируемые, например, визардами инстансы не пригодны для того, чтобы быть взятыми за образец вкорячивания?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...