[Freibier 3]

Какую максимальную частоту можно вывести на выходной пин плис MAX10 при разных стандартах IO?

[MaratZuev 0]

Удалось найти ответ или этот ваш вопрос был первым и последним здесь?
А по делу искать, раз здесь не помогают, надо приближенным к родным, если не на родных форумах или, что лучше, у дистрибьютеров.
Одного могу порекомендовать, если вопрос ещё актуален.

[RobFPGA 27]

Приветствую!

On 7/29/2021 at 12:44 PM, Freibier said:

Какую максимальную частоту можно вывести на выходной пин плис MAX10 при разных стандартах IO?

20 minutes ago, MaratZuev said:

А по делу искать, раз здесь не помогают, надо приближенным к родным, если не на родных форумах или, что лучше, у дистрибьютеров.

Для  ответа на этот  вопрос надо взять datasheet на мс.  и  в разделе Switching Characteristics посмотреть  какие частоты/тайминги гарантирует производитель для нужных пинов и стандартов.

 

Удачи! Rob. 

[Freibier 3]

07.08.2021 в 00:21, RobFPGA сказал:

в разделе Switching Characteristics посмотреть

Вот смотрю в книгу Intel® MAX® 10 FPGA Device Datasheet , вижу фигу

fOUT_EXT - т.е. максимум 472.5 MHz можно на выходной пин выдать.

При этом в сноске 29 читаю : что этот параметр ограничивается ПО Quartusа и максимальная частота ввода/вывода отличается для каждого стандарта I/O.

Где дальше искать эту максимальную частоту?

Меня интересуют режимы Single-Ended I/O  (3.3 V LVTTL and LVCMOS) и (1.8 V LVTTL and LVCMOS) .

Где смотреть нужно? 

[Yuri124 1]

13 hours ago, Freibier said:

вижу фигу

Посмотрите не в спецификации PLL, а

Quote

Periphery Performance Specifications

Там указаны более реалистичные 155 МГц. (правда - зависит от speedgrade микросхемы, от режима использования выводов)

Изменено 23 августа, 2021 пользователем Yuri124

[Freibier 3]

8 минут назад, Yuri124 сказал:

Там указаны более реалистичные 155 МГц.

Вы про fHSCLK? Но это же Input clock frequency. А я про output спрашиваю.

Изменено 23 августа, 2021 пользователем Freibier

[Yuri124 1]

20 minutes ago, Freibier said:

я про output спрашиваю

тогда обратите внимание на параметр HSIODR.

Почему-то для быстрых и медленных пинов обозначение одно и то же. 

Ну и, конечно - смотрите в правильной таблице - для Вашего девайса.

[непонятно, почему такой разброс - 100 — 310 в некоторых ячейках таблицы для одних и тех же пинов]

Вам сколько нужно выдать на выход мегагерц?

[Yuri124 1]

Вот еще есть раздел:

Quote

I/O Timing
The data is typically used prior to designing the FPGA to get an estimate of the timing budget as part of the link timing
analysis.
The Intel Quartus Prime Timing Analyzer provides a more accurate and precise I/O timing data based on the specific device
and design after you complete place-and-route.

Quote

 

Table 56. I/O Timing for Intel MAX 10 Devices

These I/O timing parameters are for the 3.3-V LVTTL I/O standard with the maximum drive strength and fast slew rate for 10M08DAF484 device.
Symbol Parameter –C7, –I7 –C8 Unit

Tsu Global clock setup time –0.750 –0.808 ns
Th Global clock hold time 1.180 1.215 ns
Tco Global clock to output delay 5.131 5.575 ns

 

Грубая прикидка - около 70 мегагерц для LVTTL режима этой микросхемы (можно попробовать чуть побыстрее подавать вых данные на выход)

[Freibier 3]

30 минут назад, Yuri124 сказал:

Вам сколько нужно выдать на выход мегагерц?

Хочу выход PLL подать на пин, не симметричный сигнал 3.3-V LVTTL. Частота 150 - 200 мегагерц нужна.

Вот и пытаюсь выяснить максимально возможную.

И еще вопрос : на значение максимально возможной частоты влияет стандарт I/O?

т.е. для 3.3-V LVTTL эта частота меньше чем для 1.8-V LVTTL?

[Yuri124 1]

 

28 minutes ago, Freibier said:

выход PLL подать на пин, не симметричный сигнал 3.3-V LVTTL. Частота 150 - 200 мегагерц нужна.

Попробуйте и посмотрите, что скажет Квартус.

Кмк - вывести клок или обычный сигнал, тактируемый клоком - разные вещи.

30 minutes ago, Freibier said:

3.3-V LVTTL эта частота меньше чем для 1.8-V LVTTL?

При одинаковых исходных данных (вых ток вывода и емкость нагрузки) более низковольтный стандарт отработает перепады лог. уровней быстрее.

[Freibier 3]

1 минуту назад, Yuri124 сказал:

Попробуйте и посмотрите, что скажет Квартус.

Видать придётся пробовать..., раз в DS невозможно найти ответ на мой вопрос.

А может не там смотрю, может нужно в каком-то другом документе искать?

 

[Freibier 3]

Провёл эксперимент. В проекте выход PLL 300MHz подключил к выходному пину.

Квартус ругался на такой беспредел для разных стандартов IO и сообщал максимально допустимую частоту.

1.2V - 250 MHz

1.5V - 223 MHz

1.8V - 225 MHz

2.5V - 225 MHz

3.3V - 125 MHz

1) Почему для 1.8V и для 2.5V частоты одинаковые?

2) Почему для 1.5V значение меньше чем для 1.8V?

[Yuri124 1]

20 minutes ago, Freibier said:

1) Почему для 1.8V и для 2.5V частоты одинаковые?

2) Почему для 1.5V значение меньше чем для 1.8V?

Квартус что-то знает. Например, может оказаться, что при более низком напряжении на затворах транзисторов вых. буферов сопротивление канала больше, с вытекающими последствиями для скорости переключения.

Не смотрели - указана ли величина вых тока для разных стандартов?

[Freibier 3]

Вот предупреждения, немного отформатировал их для удобного просмотра.

Critical Warning (176584): ... output load 0pF, and output clock frequency of 300 MHz ... for this combination of I/O standard, current strength and load

...uses I/O standard 1.2 V,        has current strength 12mA, ..., but target device can support only maximum output clock frequency of 250 MHz ...
...uses I/O standard 1.5 V,        has current strength 12mA, ..., but target device can support only maximum output clock frequency of 223 MHz ...
...uses I/O standard 1.8 V,        has current strength 12mA, ..., but target device can support only maximum output clock frequency of 225 MHz ...
...uses I/O standard 2.5 V,        has current strength 12mA, ..., but target device can support only maximum output clock frequency of 225 MHz ...
...uses I/O standard 3.3-V LVTTL,  has current strength  8mA, ..., but target device can support only maximum output clock frequency of 125 MHz ...
...uses I/O standard 3.3-V LVCMOS, has current strength  2mA, ..., but target device can support only maximum output clock frequency of  64 MHz ...

 

[Yuri124 1]

On 8/23/2021 at 12:26 PM, Freibier said:

Хочу выход PLL подать на пин, не симметричный сигнал 3.3-V LVTTL. Частота 150 - 200 мегагерц нужна.

 

13 hours ago, Freibier said:

...uses I/O standard 1.2 V, has current strength 12mA, ..., but target device can support only maximum output clock frequency of 250 MHz ... ...uses I/O standard 1.5 V, has current strength 12mA, ..., but target device can support only maximum output clock frequency of 223 MHz ... ...uses I/O standard 1.8 V, has current strength 12mA, ..., but target device can support only maximum output clock frequency of 225 MHz ... ...uses I/O standard 2.5 V, has current strength 12mA, ..., but target device can support only maximum output clock frequency of 225 MHz ...

Как вариант - используйте эти стандарты (если Ваша FPGA не имеет более мощного выхода нужного Вам 3,3В стандарта), и добавить на выход транслятор уровня с нужным быстродействием.

Или - более низкую частоту + на выход умножитель частоты (внешний PLL)...