[Arlleex 131]

Ну да. Ладно, благодарю всех, буду ковыряться... Авось чего-нибудь и наковыряется еще.

[Arlleex 131]

Что-то не хотят мне активировать мою учетную запись на сайте Lattice, не знаю почему. Писал их вебмастеру - сказали рассмотрят, но прошла уже неделя - и молчание. Из-за этого не могу обратиться в техподдержку и скачать бесплатную лицензию на использование IP-ядра CSI-2-сплиттера. На данном этапе нужно понять, к каким физическим ногам FPGA подключить входной CSI-2 с камеры. Там 2 аппаратных блока CSI-2, они жестко определены в описании пинов, но это как раз выходные интерфейсы, а вот входной у них делается софт-IP-ядром, и на какие пины он подключен - не разобраться без проекта. У кого-нибудь есть лицензированный Diamond? Если бы оттуда можно было быстро экспортировать пины (как .ucf-файл у Xilinx-ов), было бы здорово их увидеть. На этапе разработки платы мне пока что большего не нужно.

[StewartLittle 41]

42 минуты назад, Arlleex сказал:

Что-то не хотят мне активировать мою учетную запись на сайте Lattice, не знаю почему.

А Вы географически где находитесь? Сайт Лэттиса почему-то дискриминирует Белоруссию и Украину.

Напишите мне в личку, и зашлите Ваш NIC ID - я для Вас лицензионный файл получу.

[Arlleex 131]

Приветствую!

Если с модуля камеры выходит 4-lane CSI-2, имеется ли стандартизованная возможность перевести D-PHY камеры в режим 2-lane? Из модуля торчит еще I2C, но все везде настолько закрыто, что ни протокола обмена, ни того, что по этому I2C делается, сведений не найти. Фатально (для меня), если по этому I2C нельзя выбрать интерфейс с количеством лэйнов, меньше физически разведенного на плате. Резюмируя: дает ли MIPI CSI-2 возможность работать по 2 лэйнам, если заложены все 4? Типа "вот вам 4 лэйна, а там сами разбирайтесь - можете все 4 использовать, а можете 2".

[aaarrr 63]

Обычно можно, но только через "секретный" I2C. А что за модуль?

[Arlleex 131]

9 минут назад, aaarrr сказал:

Обычно можно, но только через "секретный" I2C. А что за модуль?

В личку сейчас закину...

[Arlleex 131]

Приветствую!

Интереса ради: все-таки, интерфейс D-PHY CSI-2 строго однонаправленный, или двунаправленный? Сбивает с толку то, что в одних источниках пишут, что он однонаправленный (что, теоретически, не ограничивает длину соединительного кабеля), в других рисуют лэйн DL0 двунаправленным; остальные, включая клоки - однонаправленными, и ограничивают в рекомендациях к PCB-дизайну максимальную электрическую длину. Где правда? Просто интересно докопаться до истины, а так ли действительно нужны всякие хитрые кросслинки, или все-таки можно попробовать найти какие-нибудь высокоскоростные аналоговые ключи/сплиттеры и оно действительно заработает. Один фиг в приемнике D-PHY (в периферии интерфейса камеры) при "косячном" кадре сам кадр не соберется, т.е. мусора мы не получим априори, а если интерфейс не двунаправленный, то пассивный делитель ну никак не может сломать все целиком. Вопрос просто для размышления; кому интересно - пишите. Я так-то плату под CrossLink уже развел в стандартном формфакторе камер-модульных плат 38x38мм, в обозримом будущем буду собирать ядро и запускаться. Однако неприятный осадочек по возможно впустую потраченному времени остался. Пока что мое ИМХО: любой однонаправленный интерфейс можно разделить пассивно (резисторами, аналоговыми ключами/сплиттерами/повторителями). Если же интерфейс двунаправленный, то уже априори возможны проблемы, и тогда да, без активных умных сплиттеров не обойтись.

[aaarrr 63]

9 minutes ago, Arlleex said:

CSI-2 строго однонаправленный, или двунаправленный?

Однонаправленный.

 

11 minutes ago, Arlleex said:

все-таки можно попробовать найти какие-нибудь высокоскоростные аналоговые ключи/сплиттеры и оно действительно заработает

  Заковыристо и капризно.

[Arlleex 131]

7 минут назад, aaarrr сказал:

Однонаправленный.

Вот только что читал, что в LP-режимах DL0 может быть двунаправленной. В HS да, все однонаправленные. О как

Цитата

Заковыристо и капризно.

Эххх... Ну ладно, о результатах с кросслинком, если кому интересно будет, отпишусь.

[aaarrr 63]

14 minutes ago, Arlleex said:

Вот только что читал, что в LP-режимах DL0 может быть двунаправленной. В HS да, все однонаправленные. О как

Где читали?

[Arlleex 131]

41 минуту назад, aaarrr сказал:

Где читали?

А вот тут по картинкам, тут тоже, и тут (с.13, картинка 3.6).

В даймонде тоже IP-ядро с двунаправленным DL0

P.S. Но в тексте одного из приведенных мной документов

Цитата

For the application of CMOS sensor bridge, we only need the MIPI D-PHY receiver (RX) on the FPGA receive interface, which allows the bridge to receive HS data on one clock lane and up to four data lanes.

[aaarrr 63]

В стандарте только однонаправленные линии (зачем бы тогда был нужен CCI?).

[gosha-z 2]

On 9/4/2021 at 7:44 PM, Arlleex said:

Вот только что читал, что в LP-режимах DL0 может быть двунаправленной. В HS да, все однонаправленные.

Это (Lane Reversal) вроде только для DSI

[Arlleex 131]

Ну тогда ладно. Надеюсь, CrossLink заработает.