Jump to content

    
pavlovconst

Высокоскоростной интерфейс между Xilinx и Altera

Recommended Posts

Здравствуйте коллеги!

Есть две ПЛИС  - Artix7 c трансиверами 6.6Gbps и Cyclone V GX с трансиверами 3.125Gbps.

Задача - организовать интерфейс передачи данных через высокоскоростной линк (один лейн) между ними.

В идеале - иметь на входе и выходе шину AXI/AXI-lite. 

 

Как посоветуете действовать? Смотрел в сторону Aurora, но пока видел только проприетарные реализации для Altera.

Share this post


Link to post
Share on other sites

самое простое и быстрое (в течении пары дней делается) - два голых GTX, через них синхронный поток, со своей синхрой и скремблером. Поверх него логический пропритеарный протокол реализующий AXI-M разного уровня произиводительности или AXIS и конвертеры.

Но это не универсально, не очень гибко, без перезапросов и прочего)

Share this post


Link to post
Share on other sites
23 минуты назад, pavlovconst сказал:

Как посоветуете действовать? Смотрел в сторону Aurora, но пока видел только проприетарные реализации для Altera.

Ethernet 1G или 2.5G

Share this post


Link to post
Share on other sites

Приветствую!

33 minutes ago, pavlovconst said:

Смотрел в сторону Aurora, но пока видел только проприетарные реализации для Altera.

Аврора  и для Xilinx есть. Но это только транспортный уровень - протокол поверх в любом случае самому надо будет натягивать. 

 

Удачи! Rob.

Share this post


Link to post
Share on other sites
33 минуты назад, RobFPGA сказал:

Приветствую!

Аврора  и для Xilinx есть. Но это только транспортный уровень - протокол поверх в любом случае самому надо будет натягивать. 

 

Удачи! Rob.

удивлён что аврора есть для альтеры, там был похожий seriallite , а авроры не было.

Share this post


Link to post
Share on other sites
33 minutes ago, RobFPGA said:

Аврора  и для Xilinx есть

Да, для Xilinx как раз есть корка от производителя с AXI4-Stream на входе, и все хорошо. А на стороне Altera - поддержки нет, только от сторонних организаций типа https://www.alse-fr.com/Aurora-64B-66B-IP-Core.html

3 minutes ago, Lmx2315 said:

дивлён что аврора есть для альтеры

Я нечетко написал, извиняюсь. Aurora 64B/66B ЕСТЬ для Xilinx. Для Альтеры его НЕТ, только сторонние разработки. 

Share this post


Link to post
Share on other sites
2 часа назад, des00 сказал:

амое простое и быстрое (в течении пары дней делается) - два голых GTX, через них синхронный поток, со своей синхрой и скремблером

Это самый простой базовый вариант.

Я соединял вендоры и по SFPDP, и по Fibre Channel. Проблем никаких не было. Но начинал с базы.

Share this post


Link to post
Share on other sites
19 hours ago, pavlovconst said:

Я нечетко написал, извиняюсь. Aurora 64B/66B ЕСТЬ для Xilinx. Для Альтеры его НЕТ, только сторонние разработки. 

Для скоростей 6.6 Gbps вполне подойдет Aurora 8/10. Возможно такой аналог будет для Альтеры? Хотя не уверен, у них вроде все под Avalon.

Но вообще поддержу мысль, уже прозвучавшую здесь - самый простой бесплатный вариант, это сделать самому обвязку трансиверов.

Share this post


Link to post
Share on other sites
On 6/17/2021 at 2:14 PM, des00 said:

два голых GTX

 

23 hours ago, warrior-2001 said:

Это самый простой базовый вариант.

Спасибо!

 

Нашел еще такую штуку - интерфейс Serial RapidIO. Есть поддержка и у Xilinx, и у Altera.

Останавливает лишь то, что корку для Xilinx-a нужно покупать, отдельно от среды разработки.

Share this post


Link to post
Share on other sites

Приветствую!

1 hour ago, pavlovconst said:

Нашел еще такую штуку - интерфейс Serial RapidIO. Есть поддержка и у Xilinx, и у Altera.

Это  все равно что пушкой по воробьям.  Serial RapidIO это шинный интерфейс  покруче чем  PCIe.  Занимает  дофига ресурсов в реализации,  требует программной поддержки при инициализации.    

Проще в таком случае  PCIe Gen1  (чем Serial RapidIO)  поднять если в выбранных чипах есть hard PCIe блоки - с одной сторон RootComplex с другой Endpoint.  

Ну  а еще  проще воспользоваться советом @des00  - для  начала поднять  сериал линк  на GTP.  В качестве образца/baзы можно посмотреть как делается PHY c обвязкой на похожую скорость (3.125Gb)  например в MGT PHY Wizard.  Такие есть и у Intel и у Xilinx. 
Ну а навернуть протокол поверх будет не таким уж сложным делом. Либо  полностью свой  - либо по образу и подобию, например реверснув axi_chip2chip  от Xilinx.  

 

Удачи! Rob.   

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.