Многоканальный проект

[uzzzer 0]

Добрый день, коллеги!

У меня схема, состоит из двух ФГ.

Spoiler

Канал DDR3(А1) и канал с ПЛИС (куда я подключаю память, А2). Локальные имена цепей, объединенных в шину, А1: DDR3_ADDR0,DDR3_ADDR1...DDR3_ADDR14 и в А2: HPS_DDR3_ADDR0,HPS_DDR3_ADDR1...HPS_DDR3_ADDR14.

Соединяю ФГ шиной DDR3_ADDR[0...14] и получаю ошибку в А2 "Net HPS_DDR3_ADDR0 has only one pin".

Spoiler

Spoiler

Иными словами А2 игнорирует соединение двух ФГ. Хотя порту в А2 все таки присваивается имя соединяющей А1 и А2 шины...

Spoiler

Настройки проекта у меня такие:

Spoiler

 

[peshkoff 0]

Что такое ФГ??

А нельзя по-человечески сделать? Нафига такие извраты?

[uzzzer 0]

2 minutes ago, peshkoff said:

Что такое ФГ??

ФГ - функциональная группа.

Quote

А нельзя по-человечески сделать? Нафига такие извраты?

А "по человечески" это как например?

[peshkoff 0]

9 minutes ago, uzzzer said:

А "по человечески" это как например?

[uzzzer 0]

Нет. У меня изначально слишком много повторяющихся кусков схемы. Проект изначально иерархический.

Можно сделать с помощью портов по одному сигналу(тут все нормально именуется), но слишком громоздко.

Просто интересен вопрос еще почему шина на топе в приоритете, а локальные сигналы не именуются в соответствии с ней?

Пробовал Flat, но все тоже самое...

Spoiler

 

[peshkoff 0]

2 minutes ago, uzzzer said:

Нет. У меня изначально слишком много повторяющихся кусков схемы. Проект изначально иерархический.

Можно сделать с помощью портов по одному сигналу(тут все нормально именуется), но слишком громоздко.

Просто интересен вопрос еще почему шина на топе в приоритете, а локальные сигналы не именуются в соответствии с ней?

Пробовал Flat, но все тоже самое...

  Reveal hidden contents

 

Flat это как раз то, что у меня на картинке.

Сколько должно быть повторяющихся кусков, чтобы делать проект иерархическим? У вас 32 плисины?

Если где и нужна иерархия, то точно не в этом месте.

Но если так хотите, подождите Владимира, он мастер.

(Мне иерархия пару раз в жизни попадалась, остальное время без нее обходился)

[uzzzer 0]

Все. Спасибо. Разобрался сам. Короче в метке цепи HPS_DDR3_ADDR[0...14], была допущена опечатка: вместо "0..14" написал "0...14". Тупо моя не внимательность. 

[Lninio 0]

2 hours ago, uzzzer said:

Все. Спасибо. Разобрался сам. Короче в метке цепи HPS_DDR3_ADDR[0...14], была допущена опечатка: вместо "0..14" написал "0...14". Тупо моя не внимательность. 

Хотел написать, что точек при указании диапазона индексов должно быть две, но топикстартер самостоятельно решил проблему. С чем поздравляю.
А ещё в любой непонятной ситуации при проверке связей стоит использовать волшебную комбинацию Alt+ЛКМ по линии связи, метке цепи, порту и т.д. для контроля связности в пределах одного листа и Alt+ЛКМ(дважды) для контроля связности в иерархических и многолистовых проектах.

Иерархические схемы выручают при большом количестве повторяющихся ФГ или когда необходимо кроме схемы электрической явно показать взаимосвязи ФГ.

[Uladzimir 0]

9 часов назад, peshkoff сказал:

Но если так хотите, подождите Владимира, он мастер.(

Я что-то пропустил.
Иерархия не должна быть самоцелью.
Только тогда, когда это действительно что-то решает.
Иначе для вы=ас понятно, а для 90%  тех, кто хочет разобраться в вашей иерархии это прост мусор.
 

Но если все работают и понимают -- за милую душу применяйте.

[peshkoff 0]

23 hours ago, Uladzimir said:

Иерархия не должна быть самоцелью.

Воо. это я и хотел сказать...