Jump to content

    
Sign in to follow this  
Kostochkin

Xilinx GTY transceiver mode bypass buffer

Recommended Posts

Здравствуйте.
Xilinx, US+.
Есть ядро PCS 10Gbase-r 32бита для трансивера PHY.
В симуляции в vivado 2018.2 работает, выход трансивера замыкаю на вход, получаю на шине RX xgmii пакеты, посланные с TX xgmii.
Теперь перегенерировал трансивер и установил байпасс TX и RX вместо эластичных буферов и
соответственно синхронные gearbox, синхронизация в автоматическом режиме.
Сделал стейт машину bitslip для RX как указано в мануале.
Клоки rxuserclk и rxuserclk2 подключил к txuserclk и txuserclk2,
установил TX master bypass, RX - slave bypass, установил параметры, как указано в мануале.
После того как пришел tx_reset_done дожидаюсь поднятия GTYE4_CHANNEL_TXSYNCDONE.
Следом опускаю rx_reset, жду rx_reset_done, начинается синхронизация по bitslip.
Но в симуляции выравнивание через bitslip не происходит, постоянно сыпятся неверные преамбулы.
Функцию битслип делаю так: если пришла верная преамбула, инкрементирую счетчик верных преамбул,
если пришла неверная преамбула, сбрасываю счетчик верных преамбул, поднимаю GTYE4_CHANNEL_RXGEARBOXSLIP на один такт,
жду 16 тактов и всё заново. Синхронизация при достижении счетчиком верных преамбул 64.
Но этого не происходит. Где-то какой-то рассинхрон.
Может кто этим занимался, подскажите что я упустил?
Прилагаю картинки.

 

Благодарю.

ps1.jpg

ps2.jpg

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this