Jump to content
    

Jitter PLL DLL Xilinx. "Много - это сколько?"

Всем известно, что нельзя тактировать ЦАП/АЦП выходными клоками FPGA.

Всем известно, что реальный p2p и rms jitter примерно совпадают с даташитовыми.

А мне вот стало интересно, как выглядит спектр фазового шума при использовании разных способов умножения 40 МГц до 160 МГц средствами ПЛИС. Как-то так:

image.thumb.png.87e458f1436e9209096dca43d6672811.png

Синий - PLL .BANDWIDTH("HIGH"), красный - PLL .BANDWIDTH("LOW"), желтый - DCM.

Причем при использовании DCM спектр "прыгает", видимо в момент смены тапа.

В числах, PLL HIGH -103dBc/Hz, PLL LOW -85dBc/Hz, DCM -97dBc/Hz на отстройке 200 кГц.

На спуры внимание не обращайте, это особенности целевого устройства.

 

Share this post


Link to post
Share on other sites

6 минут назад, MegaVolt сказал:

А нет цифр получаемого джиттера в ps?

Нет, он меня особо не интересовал. Но когда-то мерял, все как пишет Clock Wizard. Речь о характере и плотности фазового шума.

И влиянии на него выбора полосы PLL.

Edited by neon416

Share this post


Link to post
Share on other sites

1 hour ago, neon416 said:

В числах, PLL HIGH -103dBc/Hz, PLL LOW -85dBc/Hz, DCM -97dBc/Hz на отстройке 200 кГц.

А сама частота -50?

Не понятно 16 битный АЦП заметит эти -97dBc/Hz?

Share this post


Link to post
Share on other sites

Сама частота пофиг, я относительные к ней цифры привел. 


Ну предположим, из сигнала после АЦП нужно выделить канал ЧМ с полосой 25кГц на фоне помехи. Тогда проникновение помехи в рабочий канал из-за фазового шума будет PNR-10*log(25000)=97-44=53дБ. Если очень грубо, 16-ти разрядный АЦП превратиться в 6-ти разрядный. 

 

 

Share this post


Link to post
Share on other sites

6 minutes ago, neon416 said:

Если очень грубо, 16-ти разрядный АЦП превратиться в 6-ти разрядный.

Интересно, АЦП типа LTC2162 смогут, за счёт режима стабилизации джиттера, вытянуть себя обратно до 16 бит?

Share this post


Link to post
Share on other sites

3 часа назад, _4afc_ сказал:

Интересно, АЦП типа LTC2162 смогут, за счёт режима стабилизации джиттера, вытянуть себя обратно до 16 бит?

Что за "стабилизация джиттера"?)

Share this post


Link to post
Share on other sites

Уровень приведенного ФШ:

Спартан-6 :   - 189,5 дбн/Гц

Спартан-7 :   - 192 дбн/Гц

Циклон-3  : ~- 195 дбн/Гц  (Э. Рубиола),  насколько позволяет глазомер.

Если дело так и дальше пойдет, то уровень приведенного ФШ минус (200...205) дбн/Гц не за горами.

(все это хозяйство запитано от малошумящих LDO).

В некритичных/бюджетных местах данные PLL можно использовать для тактирования АЦП/ЦАП.

DCM - блоки предлагаю в данном сравнении не использовать.

Джиттер можно оценить здесь: https://rf-tools.com/jitter/

 

Если есть у кого данные по другим сериям  по ФШ просьба добавить.

https://arxiv.org/pdf/1701.00094.pdf

Screenshot_2.png

Edited by mw_duk

Share this post


Link to post
Share on other sites

51 минуту назад, mw_duk сказал:

Уровень приведенного ФШ:

Спартан-6 :   - 189,5 дбн/Гц

Спартан-7 :   - 192 дбн/Гц

Циклон-3  : ~- 195 дбн/Гц  (Э. Рубиола),  насколько позволяет глазомер.

Не знаю, к чем он "приведенный", но -120дБн/Гц на 10кГц - это собственный фазовый шум не самого дешевого анализатора спектра, так что у меня к этим цифрам очень большие вопросы...

 

Share this post


Link to post
Share on other sites

Приведенный ФШ - это отправная точка/цифра  с которой начинают расчет PLL.

Возьмем пример Э.Рубиолы:

640 МГц - синтезируемая частота

10 МГц  -  частота сравнения в ЧФД

PN = - 195 дбн/Гц  -    приведенный ФШ

L(f) -  фазовый шум (ФШ) вашего синтезатора на отстройке 10 кГц     ( красная линия)

L(f) = PN + 20 log(640/10) + 10 log 10^7

Зная приведенный ФШ Вы всегда можете оценить Фш  вашего синтезатора на отстройке 10 кГц.

Чем ниже приведенный Фш, тем ниже полка петли PLL, меньше ФШ, джиттер, интегральный ФШ.

Для бюджетных PLL   ADF4350/51, MAX2870/71 приведенный ФШ составляет - 213 дбн/Гц,

это значит, что полка петли ФАПЧ будет лежать ниже на  -213-(-195) = 18 дб  ( синия линия).

Если возьмем лучшие PLL, где приведенный ФШ = - 233 дбн/Гц, то полка PLL будет лежать 

на  -233-(195) = 38 дб ниже  (желтая линия).

Как то так.

 

Screenshot_1.png

Edited by mw_duk

Share this post


Link to post
Share on other sites

Какой прикольный способ манипулирования цифрами) Надо взять на вооружение)

Буду теперь заказчикам писать, что уровень "приведенного"/"относительного"/"еще-какого-то" фазового шума в моем изделии x=y-10*log(NE). Где NE=1977, год рождения автора. Известная физическая константа.

Плотность фазового шума - это функция частоты отстройки от несущей. Которая не аппроксимируется двумя прямыми в общем случае. И уж тем более странно использовать эту аппроксимацию для сравнения синтезаторов частот разных типов и даже в разных режимах. См. графики из первого поста. 

 

Edited by neon416

Share this post


Link to post
Share on other sites

On 2/24/2021 at 2:38 PM, neon416 said:

Речь о характере и плотности фазового шума

Допустим xc7a100t на отладочной плате, опорный генератор 125мгц, pll  создает из этого 1000мгц затем эта частота делится на два и используется для захвата входного сигнала (50мгц с кварцевого генератора).

линия имеет длину чуть менее 2нс, один отвод линии соотв порядка 10пс. На графике выведен номер отвода где был зарегистрирован фронт входного сигнала. Понятно, что джиттер который зарегистрирован, связан с шумом плл, а не входного генератора.

Даже видно выбросы - наводки по питанию плис от импульсного источника, с размахом 200пс. PS график "линейный" потому что входная и частота захвата взаимно кратны и лишь слегка отличаются по частоте.

500M-250M-in50Mtdc1.thumb.png.82d39fc3b64bc5b5593e7c2d3f1786e6.png

 

Плата на спартан 6, примерно похожие условия(чуть меньше частота захвата линии и больше ее длина), pll с узкой полосой:

_tdc_int_pll195M_BW_LOW.thumb.png.3b8240df0235fb94f0df6a6dc9fca825.png

с широкой:

_tdc_int_pll195M_BW_HIGH.thumb.png.c3d229366d3c88aeea729c9b0eb786ad.png

 

Share this post


Link to post
Share on other sites

Автору огромное спасибо за работу! Но не надо себя особо обнадеживать - фазовый шум будет сильно зависеть от загрузки прочей логики ПЛИСа.

Когда на кристалле нет ничего, кроме DCM - все не плохо. Но если его как следует загрузить, затрясется питание и окружающие цепи и фазовый шум увеличится драматически. И это еще не все - в спектре DCM легко могут присутствовать спуры высокого уровня, что просто убийственно для АЦП. Применять умножитель ПЛИСа для АЦП - ошибка, если хотите динамику иметь хотя бы 40 дБ (на 8-бит).

Фазовый шум с умножителя DCM на шестом спартане настолько большой, что я его вижу на обычном осциллографе. Приличные люди встроенные умножители даже для логики не используют, не говоря уж про АЦП.

Всем добра! 

Share this post


Link to post
Share on other sites

19.10.2021 в 19:44, __Sergey_ сказал:

Приличные люди встроенные умножители даже для логики не используют, не говоря уж про АЦП.

Да, это так, умножение таких низких частот совсем просто реализовать на дискретных полупроводниковых приборах.

Тащить это в ПЛИС совершенно не рационально, особенно, если там ФАПЧ реализует умножение.

Про деление вообще молчу, элементарная операция не только на 2, а на любое целое число без участия шумных делителей на ПЛИС. 

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...