[feduke 0]

Только что, makc сказал:

Я слышал, что у них есть reference design для материнки. Поэтому и appnote на тему проектирования топологии должен быть.

В любом случае почитайте приложенный документ от Микрона. Я думаю Вы найдете в нем ответы на большую часть вопросов.

TN-41-08 - Micron Technology.pdf 1 MB · 1 скачивание

Спасибо, посмотрю. reference design дали, но только в части схемотехники. Трассировки нет, поэтому и подсмотреть негде.

[peshkoff 24]

On 4/9/2021 at 1:49 PM, feduke said:

Добрый день! Подскажите, пожалуйста, стандарт где можно прочитать о выравнивании байт в группах DQ. Сам я не занимаюсь трассировкой, но отвечаю за проект. От подрядчика получил референс платы, где линии выравнены по группам, но не все одновременно. Разбег между, например,  DQ[7..0], DQ[15..8] и т.д.  составляет 10-20 мм. Это нормально?

нормально.

данные выравниваются только внутри байта: DQ0=..DQ7=DQM0=DQS0_P/DQS0_N, но не равны DQ8..DQ15. Разница между ними нормируется наносекундами (в нашем исчеслении - километры)

Адреса все должны быть выровнены между собой A0..A17 (или какой там в конце) BG, ODT, CK и т.п. в идеале все должно быть одинаково. Для некоторых процессоров допускается отклонение группы CMD от ADDR. Можно искать, но лучше сразу сделать все одинаково, хуже не будет

И еще одно требование: Линии адреса, доходящие до отдельно взятого чипа должны быть длинее, чем данные. При установке чипа выводами адресов ОТ процессора (к лесу передом) нарушить это требование почти нереально.

[feduke 0]

@peshkoff Спасибо огромное! Понимание теперь есть. В стандарте тоже не четко написано: размер В задан вилкой, а какой максимальный разбег не понял.