Jump to content

    
flammmable

Каковы технологические нормы ПП для DDR?

Recommended Posts

On 2/17/2021 at 10:37 AM, flammmable said:

На electronics.stackexchange говорят о случаях разводки на четырех слоях (включая слой земли и питания). И приводят фото на котором я намерил дорожки 0,125мм и via 0,5x0,2 мм.
А какими технологическими нормами (дорожка/зазор/переходное отверстие) и в сколько слоев вы разводите платы для DDR2/DDR3/DDR4 ?

 

вы хоть выбрали память и проц ?
какой шаг BGA ?

Share this post


Link to post
Share on other sites
1 minute ago, flammmable said:

С какой целью интересуетесь?

просто вопрос с мин. инфы  и большим разбросом (еще добавить DDR5) и получается ответ будет на 10 томов  :)
нормы, да и стэк для BGA 0.65 мм будет однозначно отличатся от 1 мм

Share this post


Link to post
Share on other sites
1 minute ago, Frederic said:

просто вопрос с мин. инфы  и большим разбросом (еще добавить DDR5) и получается ответ будет на 10 томов  :)
нормы, да и стэк для BGA 0.65 мм будет однозначно отличатся от 1 мм

Строго говоря, вопрос "какими технологическими нормами и в сколько слоев вы разводите DDR?" подразумевает ответ в одну строчку :) Причем для него не требуется знать, какие компоненты выбрал я :) Это не секрет, но хотелось бы вместо советов "А-а. Ну это тебе надо так-то и так-то. Вот там в даташите всё есть." послушать реальные кейсы. Понятно, что есть гайды от Микрона, где рекомендуют 6-8 слоев, описывают варианты стека и т.д. Понятно, что всё важно: и выравнивание дорожек и конденсаторы и возвратные токи по земле и "ОБЯЗАТЕЛЬНО!! посчитайте импеданс! ЭТА ВАЖНА!!". Тем не менее, меня интересуют случаи из практики, когда какой-либо рекомендацией пренебрегли и схема прекрасно-заработала/ни-в-какую-не-заработала.

Если у вас реальных случаев на 10 томов, буду рад почитать хотя-бы первую главу :)

Share this post


Link to post
Share on other sites
12 minutes ago, flammmable said:

Строго говоря, вопрос "какими технологическими нормами и в сколько слоев вы разводите DDR?" подразумевает ответ в одну строчку :) Причем для него не требуется знать, какие компоненты выбрал я :) Это не секрет, но хотелось бы вместо советов "А-а. Ну это тебе надо так-то и так-то. Вот там в даташите всё есть." послушать реальные кейсы. Понятно, что есть гайды от Микрона, где рекомендуют 6-8 слоев, описывают варианты стека и т.д. Понятно, что всё важно: и выравнивание дорожек и конденсаторы и возвратные токи по земле и "ОБЯЗАТЕЛЬНО!! посчитайте импеданс! ЭТА ВАЖНА!!". Тем не менее, меня интересуют случаи из практики, когда какой-либо рекомендацией пренебрегли и схема прекрасно-заработала/ни-в-какую-не-заработала.
 

Quote

ну да, в одну строчку :)
для 1мм между via ты протянешь две дорожки
для 0.65 только одну (если без mvia)
вот считай как сразу стэк изменится и все остальное

как я писал Uree развел DDR3 на двух слойке, можешь найти на тут на форуме его пост с фоткой платы


Если у вас реальных случаев на 10 томов, буду рад почитать хотя-бы первую главу :)

Quote

мой опыт DDR2 и DDR3 на борту по два корпуса
рекомендации не игнорирую + проверки + моделирование

 

 

Share this post


Link to post
Share on other sites
32 minutes ago, Frederic said:

мой опыт DDR2 и DDR3 на борту по два корпуса
рекомендации не игнорирую + проверки + моделирование

  Разводите на 6 слоях и более? Нормы: 0,1 дорожка/0,2 отверстие и менее? Или бывали случаи, где было 4 слоя и/или 0,125 дорожка?

Edited by flammmable

Share this post


Link to post
Share on other sites
14 minutes ago, flammmable said:

  Разводите на 6 слоях и более? Нормы: 0,1 дорожка/0,2 отверстие и менее? Или бывали случаи где было 4 слоя и/или 0,125 дорожка?

 

для разводки необходимо 4 сигнальных слоя, ширина от 0.091 до 0.1016 (зависит от завода)
иногда использую Bottom до 0.1778 (можно было и внутренний слой использовать, но тогда стабы большие)
переходное от 0.15 mvia, 0.2 до 0.25

Share this post


Link to post
Share on other sites
7 minutes ago, Frederic said:

для разводки необходимо 4 сигнальных слоя

Иными словами, общее количество слоев (с учетом земляных слоев и слоев питания) во всех ваших проектах, где есть DDR2-DDR3, от 6 штук и более, верно?  

Edited by flammmable

Share this post


Link to post
Share on other sites
29 minutes ago, flammmable said:

Иными словами, общее количество слоев (с учетом земляных слоев и слоев питания) во всех ваших проектах, где есть DDR2-DDR3, от 6 штук и более, верно?  

 

6шт это мягко сказано
от 12 до 16, надо еще и шины данных 64 разрядные + к ним адресные и управляющие протянуть и выровнять
а DDR так сказать мелкий апендикс :biggrin:

 

Share this post


Link to post
Share on other sites
9 minutes ago, Frederic said:

6шт это мягко сказано
от 12 до 16, надо еще и шины данных 64 разрядные + к ним адресные и управляющие протянуть и выровнять
а DDR так сказать мелкий апендикс :biggrin:

Большое спасибо!

Share this post


Link to post
Share on other sites

Добрый день! Подскажите, пожалуйста, стандарт где можно прочитать о выравнивании байт в группах DQ. Сам я не занимаюсь трассировкой, но отвечаю за проект. От подрядчика получил референс платы, где линии выравнены по группам, но не все одновременно. Разбег между, например,  DQ[7..0], DQ[15..8] и т.д.  составляет 10-20 мм. Это нормально?

Share this post


Link to post
Share on other sites

Стандарт это хорошо, но лучше смотреть рекомендации и application notes на те микросхемы, которые Вы применяете. Иногда бывают неприятные сюрпризы из-за которых может не проходить write leveling и т.д. Что у Вас выступает в качестве контроллера?

Если хочется именно стандарта - см.  JESD79-3F

 

Пароль: electronix.ru

JESD79-3F DDR3 Standard.pdf.7z

Share this post


Link to post
Share on other sites

Спасибо за ответ! SoC Baikal M1000, апнотов не дают или нет, кто их знает. В стандарте не нашел ответ на свой вопрос. Если вкратце, все длины проводников от SoC до разъема DIM DDR4 должны быть выравнены включая DQS и CK? или можно по группам DQ[7..0] и DQS0?

Share this post


Link to post
Share on other sites
17 минут назад, feduke сказал:

SoC Baikal M1000, апнотов не дают или нет, кто их знает.

Я слышал, что у них есть reference design для материнки. Поэтому и appnote на тему проектирования топологии должен быть.

В любом случае почитайте приложенный документ от Микрона. Я думаю Вы найдете в нем ответы на большую часть вопросов.

TN-41-08 - Micron Technology.pdf

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.