Гость vitzap 22 января, 2021 Опубликовано 22 января, 2021 (изменено) · Жалоба Добрый день. Выявилась следующая проблема: плата собственного изготовления с Zynq 7000, к ней подключена память DDR3L - 2 микросхемы 256Mx16, т.е. 1 ГБайт. Когда я прошиваю по JTAG отдельно процессорную систему (проект standalone Memory Test , bsp собрал на основе hardware platform, экспортированной из vivado), запись и чтение из памяти прекрасно работает, но нет данных с XADC. Прошиваем PL-часть, и из адресного пространства DDR3 читаются значения 0xFFFFFFFF. Однако XADC читается - "градусник" работает. Вопрос - что и почему может отваливаться. Проект, прошиваемый в PL содержит лишь процессорное ядро с выведенными сигналами DDR3 и FIXED_IO "наружу". Собрал аналогичный проект для отладки MyIr 7Z020 - такого эффекта не наблюдается. в плате собственного изготовления опорная частота PSCLK 50 Мгц, а не 33.3 Изменено 22 января, 2021 пользователем vitzap Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 22 января, 2021 Опубликовано 22 января, 2021 · Жалоба Что может быть в потрохах цинка сказать трудно, но в качестве бредовой идеи - не может ли загрузка PL-проекта переводить какие-либо пины в активное состояние, влияющее на работу платы? Сброс какой или тупо выключение источника питания. Надо проверить в какое состояние устанавливаются неиспользуемые пины PL. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Гость vitzap 22 января, 2021 Опубликовано 22 января, 2021 · Жалоба Спасибо, помогло отключение подтяжки неиспользуемых пинов. Интрига в том, что эти пины с памятью и процессорной частью ну никаким боком не связаны. О, сколько нам открытий чудных... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
