Мур 1 29 декабря, 2020 Опубликовано 29 декабря, 2020 · Жалоба Приветствую корифеев ПЛИС! С наступающим Новым Годом! Лет 15 назад (еще в версии Q9.8) я пользовался FFT в своей работе. А тут потребовалось... Понял, что сейчас все изменилось и добиться симуляции, чтобы вспомнить Авалоновские временные, не так просто. Даже на этапе генерации IP увидел странную вещь,- кроме привычных VHDL файлов в наборе присутствует .SV и потому его пришлось подключать в явном виде в перечень сборки тестового проекта. Увидел необходимый ресурс для моего FFT 32k отсчетов и частоту тактирования в 152МГц Но самое интересное было на этапе ModelSim. Как всегда более строгая среда ModelSim стала возмущаться тонкостями, которые Ква не замечал. Вроде поборол... Но тут пошли сомнения, ведь мультиязыковая сборка .vhd + .sv доступна Из Квесты. Так ли это?.. А пока я уперся в стену. Quote Loading work.F_F_T_IP_fft_ii_0 # ** Error: (vsim-3033) D:/My_Quartus/NEW_18/F_F_T/F_F_T_IP/synthesis/submodules/F_F_T_IP_fft_ii_0.sv(52): Instantiation of 'auk_dspip_r22sdf_top' failed. The design unit was not found. На всякий случай даю архив... Может я тоже где-то еще начудил? Спасибо за комментарии. F_F_T001.qar Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
new123 0 29 декабря, 2020 Опубликовано 29 декабря, 2020 · Жалоба Если никто не поможет, придется наверное по шагам делать, как в этой ветке https://community.intel.com/t5/Intel-Quartus-Prime-Software/Unable-to-simulate-designs-comprising-FFT-ModelSim-Intel-FPGA/m-p/198686 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 29 декабря, 2020 Опубликовано 29 декабря, 2020 · Жалоба 49 minutes ago, new123 said: ....придется наверное по шагам делать, как в этой ветке Я дурею!.. Как все запущено!.. Я вам очень благодарен! Вы мне открыли глаза на новые горизонты... Спасибо! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 30 декабря, 2020 Опубликовано 30 декабря, 2020 · Жалоба 16 hours ago, Мур said: Но тут пошли сомнения, ведь мультиязыковая сборка .vhd + .sv доступна Из Квесты. Так ли это?.. Зависит от опций в лицензии. Если есть Mixed HDL Simulation будут поддержаны оба языка. 16 hours ago, Мур said: А пока я уперся в стену. Это же классика, он же вам пишет, что модуль не скомпилирован. А вот почему, надо смотреть. По ссылке указано что надо собирать скриптом в определенной последовательности. Этож тоже классика язков с иерархическими зависимостями) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 30 декабря, 2020 Опубликовано 30 декабря, 2020 · Жалоба 4 hours ago, des00 said: Зависит от опций в лицензии. Если есть Mixed HDL Simulation будут поддержаны оба языка. Это же классика, он же вам пишет, что модуль не скомпилирован. А вот почему, надо смотреть. По ссылке указано что надо собирать скриптом в определенной последовательности. Этож тоже классика язков с иерархическими зависимостями) 1. Значит ли это, что именно для случая отсутствия(где это посмотреть?) Mixed HDL Simulation предназначены рекомендации в ссылке .../198686 ? 2. Отдельная компиляция руцями проблемных модулей оставляет в папке /simulation/submodules недостающие для симуляции файлы .hex ? И тогда следующий пуск симуляции будет корректным. Так? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 30 декабря, 2020 Опубликовано 30 декабря, 2020 · Жалоба 39 minutes ago, Мур said: 1. Значит ли это, что именно для случая отсутствия(где это посмотреть?) Mixed HDL Simulation предназначены рекомендации в ссылке .../198686 ? 2. Отдельная компиляция руцями проблемных модулей оставляет в папке /simulation/submodules недостающие для симуляции файлы .hex ? И тогда следующий пуск симуляции будет корректным. Так? эмммм..вот теперь мне ничего не понятно. Из того что я понял из ваших вопросов: 1. Смотреть в файле лицензий на ваш симулятор. Есть эта строка - сможете моделировать смешанные проекты, если нет, то либо все верилог, либо все вхдл. 2. .hex явно не компилируемый файл. Это файл инициализации altsyncram, к которому надо либо прописать пути, либо положить рядом. А про корректность надо разбираться чего не хватает. В первом сообщении не хватает модуля. Надо найти либу в браузере библиотек и посмотреть есть ли там этот модуль. Если нет такой либы/модуля, разбираться почему его нет и компилировать. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 11 января, 2021 Опубликовано 11 января, 2021 · Жалоба On 12/29/2020 at 2:17 PM, Мур said: Приветствую корифеев ПЛИС! С наступающим Новым Годом! Лет 15 назад (еще в версии Q9.8) я пользовался FFT в своей работе. А тут потребовалось... Понял, что сейчас все изменилось и добиться симуляции, чтобы вспомнить Авалоновские временные, не так просто. Даже на этапе генерации IP увидел странную вещь,- кроме привычных VHDL файлов в наборе присутствует .SV и потому его пришлось подключать в явном виде в перечень сборки тестового проекта. Увидел необходимый ресурс для моего FFT 32k отсчетов и частоту тактирования в 152МГц Но самое интересное было на этапе ModelSim. Как всегда более строгая среда ModelSim стала возмущаться тонкостями, которые Ква не замечал. Вроде поборол... Но тут пошли сомнения, ведь мультиязыковая сборка .vhd + .sv доступна Из Квесты. Так ли это?.. А пока я уперся в стену. На всякий случай даю архив... Может я тоже где-то еще начудил? Спасибо за комментарии. F_F_T001.qar 636.41 kB · 1 download На на Active_HDL моделирую, патаму что простой для лохов. Библиотеки IP и аппаратные компоненты для Xilinx/Altera из с сайта Aldec скачал, поставил. Удобно. Моделирует Mixed: vhdl/verilog/ sv design ok. Проблем пока не было. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 12 января, 2021 Опубликовано 12 января, 2021 · Жалоба On 1/11/2021 at 9:40 AM, gosha said: Библиотеки IP и аппаратные компоненты для Xilinx/Altera из с сайта Aldec скачал, поставил. Удобно. Так тут-то и спрятан секрет! Просто перенос исходников(большинство их криптовано) ничего не даст. Значит секрет в настройках среды в части где брать на сайте (Библиотеки IP и аппаратные компоненты для Altera) и как их корректно цеплять (?), чтобы зашифрованные исходники понимались компилятором. Пока этого не сделать, никакой симуляции, как я понимаю, быть не может... Какой минимальный набор требуется для движения к цели? Поставил Active-HDL 10.1 для игр с вашим вариантом.... On 1/11/2021 at 9:40 AM, gosha said: Моделирует Mixed: vhdl/verilog/ sv design ok. Очень надеюсь на прогресс. Спасибо! Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 12 января, 2021 Опубликовано 12 января, 2021 · Жалоба 2 hours ago, Мур said: Так тут-то и спрятан секрет! Просто перенос исходников(большинство их криптовано) ничего не даст. Значит секрет в настройках среды в части где брать на сайте (Библиотеки IP и аппаратные компоненты для Altera) и как их корректно цеплять (?), чтобы зашифрованные исходники понимались компилятором. Пока этого не сделать, никакой симуляции, как я понимаю, быть не может... Какой минимальный набор требуется для движения к цели? Поставил Active-HDL 10.1 для игр с вашим вариантом.... Очень надеюсь на прогресс. Спасибо! У меня Xilinx. Берем только верхние wrapper xilinx IP, сгенерированные core_generator. И подключаем в проект. Прикрепленный проект - testnench c xilinx IP (wrapper xilinx IP скопированиы: \Test_WPP\range_measure\src\IP_Xilinx\) . Верхние wrapper xilinx IP - из core_generator (прикрепленный файл). Содержимое библиотек AHDL можно посмотреть(прикрепленная картинка) Test_WPP.zip Core_generator.zip Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 12 января, 2021 Опубликовано 12 января, 2021 · Жалоба 46 minutes ago, gosha said: Хм... Ну а криптованные файлы исходников (для того IP и денег стоят! )? С ними как? С библиотеками все в порядке!.. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 13 января, 2021 Опубликовано 13 января, 2021 · Жалоба 15 hours ago, Мур said: Хм... Ну а криптованные файлы исходников (для того IP и денег стоят! )? С ними как? С библиотеками все в порядке!.. Прикрепите пример testbench. - Минимальный testbench с каким- нибудь простеньким проблемным криптованым IP. IP mentor - не intel (altera) ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 13 января, 2021 Опубликовано 13 января, 2021 · Жалоба 2 hours ago, gosha said: Прикрепите пример testbench. - Минимальный testbench с каким- нибудь простеньким проблемным криптованым IP. IP mentor - не intel (altera) ? Последние 10 лет в Альтере живу... Попробую. Хотя незамысловатый бенч уже есть. Тут выясняется еще одна интересная особенность. Собираемый проект в Ква в Алдеке спотыкается в .SV на синтаксические ошибки типа. Quote Syntax error. Unexpected token: sink_real[_IDENTIFIER]. Expected tokens: '[' , ')' , ',' , ';' , '=' ... . Они с МоделСимом как сговорились!... Палки вставлять в компиляцию в места, где вообще ошибок быть не может... "И на самом интересном месте!" Может такой слабенький компилятор с SV?... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha 0 13 января, 2021 Опубликовано 13 января, 2021 · Жалоба 45 minutes ago, Мур said: Последние 10 лет в Альтере живу... Попробую. Хотя незамысловатый бенч уже есть. Тут выясняется еще одна интересная особенность. Собираемый проект в Ква в Алдеке спотыкается в .SV на синтаксические ошибки типа. Они с МоделСимом как сговорились!... Палки вставлять в компиляцию в места, где вообще ошибок быть не может... "И на самом интересном месте!" Может такой слабенький компилятор с SV?... Testbench в студию. И Опции компиляции. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Мур 1 13 января, 2021 Опубликовано 13 января, 2021 · Жалоба Это если запускать симуляцию из КВА... И дает вышеописанную ошибку. Делая руками смену на SystemVerilog в установках ошибок уже нет в конце. В браузере вместо красного креста становится восклицательный знак. Можно пробовать симуляцию? F_F_T_tb.vhd Даю симуляцию Initialize Simulation и вываливает ошибку # ELBREAD: Error: Design unit auk_dspip_r22sdf_top instantiated in F_F_T.F_F_T_IP_fft_ii_0 not found in searched libraries: F_F_T. # ELBREAD: Error: Elaboration process completed with errors. # Design: Error: Elaboration failed # Error: asim: cannot select specified top-level Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 13 января, 2021 Опубликовано 13 января, 2021 · Жалоба 20 minutes ago, Мур said: # ELBREAD: Error: Design unit auk_dspip_r22sdf_top instantiated in F_F_T.F_F_T_IP_fft_ii_0 not found in searched libraries: F_F_T. ну он же пишет что модуля нет. Ищите где потеряли. Либо библиотека не скомпилированнна, либо не подключена. Других вариантов нет. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться