Jump to content

    
Sign in to follow this  
ysmat

конвертация из схематика

Recommended Posts

возможна ли конвертация нарисованной схемы
с использованием библиотечных функций
в текстовый вид типа verilog или VHDL
нужно для переноса модуля в другой проект
опция create hdl design file бесполезна так как
создает файл по прежнему связаный с мегафункциями текущего
проекта
нужна полная конвертация логики в текст так чтоб
в другой проект добавить только один файл

Share this post


Link to post
Share on other sites

ActiveHDL  такое делает на раз. Естественно мегафункции сохраняются. Но их текст просто руками включаете в один выходной файл. Для VHDL точно работает. Про верилог не знаю. 

Share this post


Link to post
Share on other sites

Полная конвертация только ручками. Конвертор это сделает как схему содинений библиотечных примитивов на verilog или VHDL

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this