Нестандартные контроллеры DDR

[flammmable 0]

В даташитах на DDR/DDR2/DDR3/DDR4 существует множество вариантов чтения и записи. Стандартные контроллеры памяти абстрагируют программиста от этих вариантов, сглаживая при помощи FIFO неравномерности потока данных при закрытие/открытие банков в случае необходимости обновления памяти, а также на стыках этих банков.

Приходилось ли вам писать свои контроллеры памяти? Чем это было вызвано? Просматриваются ли наиболее типичные сценарии использования DDR для которых стандартный контроллер с парой FIFO был бы не оптимален?

 

[RobFPGA 0]

Приветствую!

Свой контроллер  (или модификация стандартного)  делаешь если стандартный не удовлетворяет тебя  по каким либо критериям и надо их оптимизировать под свои запросы. 

Например из моей практики надо было выжать 100% пропускной при записи больших непрерывных блоков данных.  Или объединить 2  контроллера в  "один" с широкой шиной и жесткой синхронизацией  между ними чтобы все refresh и другие внутренние процессы были строго синхронны.  

А так вопрос слишком общий.  Опять же  - FIFO  для данных  обычно не есть часть непосредственно контроллера DDR*, а обычно часть логики user interface между непосредственно контроллером и пользователем.  

 

Удачи!  Rob.

[des00 0]

13 hours ago, flammmable said:

Приходилось ли вам писать свои контроллеры памяти? Чем это было вызвано? Просматриваются ли наиболее типичные сценарии использования DDR для которых стандартный контроллер с парой FIFO был бы не оптимален?

в свое время зарубило написать свой контроллер, правда SDRAM, с минимальным временем простоя. Вылилось в проект на опенкоресах, там есть документация раскрывающая тонкости, проект на опенкорсах, HSSDRC. Были планы переделать под DDRx, но ушел в другую область. А сценариев там два, об зависят от способа адресации банков. Полагаю сейчас все современные контроллеры идут с адапативным контролем банков.