[Ivanii 2]

Подскажите пожалуйста как проще организовать асинхронную задержку в EPM240/MAX II для получения короткого(2 - 10 нс) импульса по фронту?
Нашел элемент LCELL и прогнать сигнал через неиспользуемые выходы - входы +- Input Delay, но нигде не нашел даже примерных цифр таких задержек.

[des00 25]

14 hours ago, Ivanii said:

Подскажите пожалуйста как проще организовать асинхронную задержку в EPM240/MAX II для получения короткого(2 - 10 нс) импульса по фронту?
Нашел элемент LCELL и прогнать сигнал через неиспользуемые выходы - входы +- Input Delay, но нигде не нашел даже примерных цифр таких задержек.

MAX II Device Family Data Sheet -> DC & Switching Characteristics -> Timing Model & Specifications -> Internal/External Timing Parameters

[Avex 1]

Если задействовать неиспользуемый вход-выход, то задержку можно наращивать внешним конденсатором и уменьшением выходной мощности пада (если это есть в данном чипе).

[Ivanii 2]

8 часов назад, des00 сказал:

MAX II Device Family Data Sheet -> DC & Switching Characteristics -> Timing Model & Specifications -> Internal/External Timing Parameters

"MAX II IOE Programmable Delays, Input Delay from Pin to Internal Cells = 1 для –5 Speed Grade = Max 1,96 ns", это сколько 0,1, 1 или 1,5 нс? А Квартус кажет 2,1 нс! По этому и спрашиваю как лучше и реальные цифры.

7 часов назад, Aleх сказал:

задействовать неиспользуемый вход-выход, то задержку можно наращивать внешним конденсатором и уменьшением выходной мощности пада

Думал об этом + несколько выходов разной мощности и переключать часть в 3е состояние, с 4мя выходами можно получить условно от 4 до 28 мА току.

 

Нашел новую проблему - "Input delay from pin to internal cells" с любой циферкой не включает Input pin-to-logic array delay, може я чото не так делаю?

[RobFPGA 27]

Приветствую!

26 minutes ago, Ivanii said:

"MAX II IOE Programmable Delays, Input Delay from Pin to Internal Cells = 1 для –5 Speed Grade = Max 1,96 ns", это сколько 0,1, 1 или 1,5 нс? А Квартус кажет 2,1 нс! По этому и спрашиваю как лучше и реальные цифры.

Думал об этом + несколько выходов разной мощности и переключать часть в 3е состояние, с 4мя выходами можно получить условно от 4 до 28 мА току.

Нашел новую проблему - "Input delay from pin to internal cells" с любой циферкой не включает Input pin-to-logic array delay, може я чото не так делаю?

Реальные задержки в FPGA  складываются из   нескольких  факторов:
a: Задержки в физ. логике функциональных  узлов (LE, IO, буферов, ..).  Типичные диапазон значений (разброс) этих задержек приводится в даташитах.
b: Задержки в трассировке соединений внутри FPGA.  В какой то мере  управлять  диапазоном этих задержек возможно  через timing констрейны роутинга и фиксации размещения узлов на кристалле. Реальные же задержки можно получить только после процесса Place & Route в отчете Static Timing Analysis.
c: Все эти задержки не абсолютны,  а зависят от температуры, напряжения питания, и тех. разбросов самой FPGA.  Поэтому реальное значение нужно проверить только измерением в железе при разных условиях.  И если  стоят жесткие требования к стабильности то требуется делать узлы соответствующей калибровки и подстроки в  процессе работы.
 

Поэтому  если если хотите сделать некую задержку например на цепочке LE то:
Cмотрите  тип. задержку 1 LE в даташите,  прикидываете  сколько таких надо в цепочку соединить.  Компилируете (желательно зафиксировав расположение). Смотрите  в STA какая получилась  реальность.  Меняете число элементов, повторяете  несколько итераций  для получения требуемой величины.   

Через 3-5 итераций вы будете  иметь достаточное представление о соотношении задержек в LE и роутинге.  

 

Удачи! Rob.

[Ivanii 2]

4 минуты назад, RobFPGA сказал:

Cмотрите  тип. задержку 1 LE в даташите,  прикидываете  сколько таких надо в цепочку соединить.  Компилируете (желательно зафиксировав расположение). Смотрите  в STA какая получилась  реальность.  Меняете число элементов, повторяете  несколько итераций  для получения требуемой величины.   

Через 3-5 итераций вы будете  иметь достаточное представление о соотношении задержек в LE и роутинге.  

 

Удачи! Rob.

Спасибо, видимо так и придется делать.

[Ivanii 2]

На LUT адекватные задержки не получились, получились на тригерах. Сделал элемент с 4мя входами 1 сигнальный, 2 цепляется к +питания через отдельную ножку, 3 и 4 выбор таймера или пропуск оригинального сигнала, длительность импульсов по моделированию 4,37, 8,31 или 16,65 нс. Покритикуйте пожалуйста, что задержки могут быть до 3х раз меньше и не совсем масштабно знаю.

[Avex 1]

Честно говоря, вообще не понял что делает схема, но - флопы подключены неверно. Они работают в режиме защелок, причем управление и данные поступают одновременно. Поскольку "одновременно" в реальности не бывает, на выходах этих флопов будут образовываться глитчи положительной или отрицательной полярности, а может и метастабильное состояние - зависит от разности фаз прихода сигнала на входы.

[Ivanii 2]

ALOAD и D подключены к + питания, они(триггеры) работают как повторители ASDATA именно на тригерах а не на LUT, а общий ALOAD собирает их(триггеры) в один блок.

Изменено 3 декабря, 2020 пользователем Ivanii
уточнение

[Alex11 3]

Если нужен просто короткий импульс по фронту, то подайте фронт на триггер, D-входе его к 1, на сброс - выход триггера в соответствующей полярности. Если окажется, что ипульс коротоват, то можно вставлять LCELL в цепь сброса, но там некое шаманство с тем, чтобы отимизатор не удалил его. Или вывести на пин и подключить туда маленький конденсатор. Но, как было уже сказано выше, все это будет сильно плавать от темпертуры, экземпляра и погоды в Лондоне.

[zombi 0]

On 11/27/2020 at 6:16 PM, Ivanii said:

для получения короткого(2 - 10 нс) импульса по фронту?

А в чём собственно проблема?

Подаёте на чип частоту с периодом желаемой длины импульса (300 MHz максимум для MAXII), на триггере выделяете фронт.

[Ivanii 2]

В

42 минуты назад, zombi сказал:

А в чём собственно проблема?

В отсутствии высокочастотной тактовой.

 

1 час назад, Alex11 сказал:

подайте фронт на триггер, D-входе его к 1, на сброс - выход триггера в соответствующей полярности.

Спасибо, попробую и такой вариант.

[zombi 0]

29 minutes ago, Ivanii said:

В отсутствии высокочастотной тактовой.

Так может лучше озаботиться получением высокочастотной тактовой, чем получением некоего зависящего от множества факторов и ничем не гарантированной длительности импульса ?

[Ivanii 2]

14 минут назад, zombi сказал:

лучше озаботиться получением высокочастотной тактовой

Не с этой железкой и не в этом проекте, я просто знакомлюсь с ПЛИС.

[andrew_b 14]

10 часов назад, Ivanii сказал:

том проекте, я просто знакомлюсь с ПЛИС.

Раз только знакомитесь, то вот вам основной принцип: синхронный дизайн. Никакой асинхронщины. Вот когда наберётесь опыта, заматереете, таксть, тогда и будете асинхронщиной баловаться.