[AntonB 0]

Каким образом можно получить значение сигналов, который прописан

в одной из вложенных модулей ?
Testbench на Verilog, модули к которым надо получить доступ написаны на VHDL
Лучше с примером синтаксиса 

[new123 0]

Для вывода в симуляторе? или для использования в testbench?

[AntonB 0]

9 минут назад, new123 сказал:

Для вывода в симуляторе? или для использования в testbench?

Для использования в testbench

[new123 0]

Тогда наверное вот.
http://www.pld.guru/_hdl/2/_ref/se_html/manual_html/c_vhdl29.html

В топике симулятор не упоминался. 

[AntonB 0]

1 минуту назад, new123 сказал:

Тогда наверное вот.
http://www.pld.guru/_hdl/2/_ref/se_html/manual_html/c_vhdl29.html

В топике симулятор не упоминался. 

QuestaSim 
Данную ссылку видел, но там только ModelSim версии 5.5 
Видел как то через точку в Verilog можно лезть внутрь модулей, но синтаксис не знаю, так как в свои 22 опыта немного)

[Raven 8]

2 hours ago, AntonB said:

Видел как то через точку в Verilog можно лезть внутрь модулей, но синтаксис не знаю, так как в свои 22 опыта немного)

Это называется кросс-иерархический доступ к объектам в других модулях. Применяется как раз в симуляции (в поведенческом коде), именно для того, о чем вы спрашиваете. Смотрите учебник или стандарт.

[AntonB 0]

3 часа назад, Raven сказал:

Это называется кросс-иерархический доступ к объектам в других модулях. Применяется как раз в симуляции (в поведенческом коде), именно для того, о чем вы спрашиваете. Смотрите учебник или стандарт.

Благодарю, вытащил сигналы без костылей

[Raven 8]

4 hours ago, AntonB said:

Благодарю, вытащил сигналы без костылей

Смотря что считать костылями. Изменять естественный интерфейс модуля только для того, чтобы вытащить из него сигналы для использования в тест-бенче - по мне, так именно это и есть костыль.

[RobFPGA 27]

Приветствую!

24 minutes ago, Raven said:

Смотря что считать костылями. Изменять естественный интерфейс модуля только для того, чтобы вытащить из него сигналы для использования в тест-бенче - по мне, так именно это и есть костыль.

Это не костыль, а вполне себе легальный рабочий инструмент заточенный как раз для симуляции и верификации.  Позволяет многие вещи делать легко и удобно. Причем не только вытаскивать но и наоборот. 

 

Удачи! Rob.

[AntonB 0]

6 часов назад, RobFPGA сказал:

Приветствую!

Это не костыль, а вполне себе легальный рабочий инструмент заточенный как раз для симуляции и верификации.  Позволяет многие вещи делать легко и удобно. Причем не только вытаскивать но и наоборот. 

 

Удачи! Rob.

Хотел спросить 

Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ?
Также в плане сращивания с VUnit

Изменено 19 ноября, 2020 пользователем AntonB

[Nick_K 0]

17 hours ago, AntonB said:

Testbench на Verilog, модули к которым надо получить доступ написаны на VHDL

А мне вот интересно, какой симулятор позволил колупаться в недрах VHDL  ? Я просто когда-то сталкивался с такой необходимостью но Моделсим не позволдил такого самовола)

37 minutes ago, AntonB said:

Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ?

Имхо лучше SV. Он и для разработки получше будет и для симуляции удобнее. Благо уже большинство IDE поддерживают стандарт.

[AntonB 0]

13 минут назад, Nick_K сказал:

А мне вот интересно, какой симулятор позволил колупаться в недрах VHDL  ? Я просто когда-то сталкивался с такой необходимостью но Моделсим не позволдил такого самовола)

Имхо лучше SV. Он и для разработки получше будет и для симуляции удобнее. Благо уже большинство IDE поддерживают стандарт.

QuestaSim позволяет вытаскивать из VHDL нужные сигналы, чтобы посмотреть, весьма удобная фитча)

Сам tb на Verilog пишу 

Изменено 19 ноября, 2020 пользователем AntonB

[Nick_K 0]

3 minutes ago, AntonB said:

QuestSim позволяет вытаскивать из VHDL нужные сигналы, чтобы посмотреть, весьма удобная фитча)

Ясно-понятно. Тогда когда я пробовал, Квесты не было ещё. Ну или она была в натолько зачаточном состоянии, что никто не знал.

Хотя вот проверил документацию на текущий софт, до сих пор VHDL имеет особенности не сопоставимые с Verilog. Хотя иерархический доступ уже возможен ибо не сказано про него ничего.

[AntonB 0]

1 минуту назад, Nick_K сказал:

Ясно-понятно. Тогда когда я пробовал, Квесты не было ещё. Ну или она была в натолько зачаточном состоянии, что никто не знал.

Хотя вот проверил документацию на текущий софт, до сих пор VHDL имеет особенности не сопоставимые с Verilog. Хотя иерархический доступ уже возможен ибо не сказано про него ничего.

Вот у меня и проблема, что в конторе все пишут на VHDL и все исходиники блоков на нем 

А я единственный на Verilog занимаюсь верификацией. Поэтому приходится вертеться и крутиться)

Вот я и думаю насчёт перехода на SV. Вопрос только в том, упростит ли мне это жизнь)

[Nick_K 0]

25 minutes ago, AntonB said:

Вот у меня и проблема, что в конторе все пишут на VHDL и все исходиники блоков на нем 

А я единственный на Verilog занимаюсь верификацией. Поэтому приходится вертеться и крутиться)

Вот я и думаю насчёт перехода на SV. Вопрос только в том, упростит ли мне это жизнь)

Увы это звучит как попытка к началу холивара 

Я считаю (важно - это лично моё мнение, не больше и не меньше), что лучше верифицировать на том же языке, на котором ведётся проект. Тем более, что уже и VHDL-19 есть и поддержка VHDL-08 во многих тулах реализирована и OSVVM маячит небывалыми достижениями где-то на горизонте. Но основной плюс всё же, что не нужно переключаться между конструкциями и понятиями (а они могут различаться в Верилоге и ВХДЛ). Понятное дело, если нет жёсткого требования тестировать именно на Verilog внутри фирмы.

Понятно, что со временем, можно натаскаться на оба языка и комфортно работать "и в поле и в лесу", но это должно пройти достаточно много времени.

Ну и самое основное - SV всё же язык, созданный именно для верификации и когда-то попросту не позволял создавать проекты для синтеза. Это время прошло, но удобство SystemVerilog в области симуляции осталось безспорным. Особенно если участь всякие UVM, OVM и т.д. Так что если первый вариант не подходит, то можно попробовать перейти на несколько более высокоуровневый язык