[kovalex 0]

Здравствуйте!

Планирую заняться разработкой устройства с использованием FPGA Xilinx в паре с памятью DDR3. Но прежде чем приступить, решил разобраться реально ли изготовить устройство с DDR3 без использования дорогостоящего оборудования (осциллографов, например)? В пользовании есть простой китайский осциллограф до 100МГц, но очевидно, для отладки памяти его возможностей недостаточно. Есть мнение специалистов, что работающее устройство с DDR3 можно разработать следуя рекомендациям производителей памяти/ПЛИС, а также промоделировав в Sigrity SI или Hyperlynx, при этом использование дорогого осциллографа не обязательно или попросту невозможно, так как микросхемы в корпусах BGA и подобраться с сигнальным линиям невозможно. Что вы думаете на эту тему?

 

 

Изменено 5 ноября, 2020 пользователем kovalex

[Aner 3]

Не нужен никакой осцыл или измериловка. DDR3 это уже вчерашний день. DDR4/5 нужно юзать. Начните с освоения стандарта JESD79-3C для DDR3. И да SI, PI или же Hyperlynx потребуются, но уже нужно иметь опыт в разводке, технологии платы. С наскока разводку многослоек с FPGA Xilinx освоить врядли получится из-за объема стандартов, требований итд. 

[kovalex 0]

2 часа назад, Aner сказал:

Не нужен никакой осцыл или измериловка. DDR3 это уже вчерашний день. DDR4/5 нужно юзать. Начните с освоения стандарта JESD79-3C для DDR3. И да SI, PI или же Hyperlynx потребуются, но уже нужно иметь опыт в разводке, технологии платы. С наскока разводку многослоек с FPGA Xilinx освоить врядли получится из-за объема стандартов, требований итд. 

Спасибо за ответ! Понимаю, что разводка многослойной ПП в моем случае - задача для опытного специалиста. Но в принципе и DDR3 и DDR4/5 реально запустить без использования осциллографа и другого оборудования?

Изменено 5 ноября, 2020 пользователем kovalex

[Aner 3]

Если все по протоколам и с сертификатами то не понятно, что вы хотите смотреть осцылом? Как работает "автомат" в чипе памяти DDR3 и FPGA? Из моих десятков проектов с DDR3/4, осцыл не потребовался ни разу в части этой связки, в других сигнальных цепях, осцыл, да нужен. Просто может из-за моего накопленного опыта и прогаммного понимания периферии FPGA мне не требовался осцыл. Вы более точно и конкретнее сформируйте ваши требования к предполагаемым измерениям, тогда понятнее будет. 

[kovalex 0]

42 минуты назад, Aner сказал:

Если все по протоколам и с сертификатами то не понятно, что вы хотите смотреть осцылом? Как работает "автомат" в чипе памяти DDR3 и FPGA? Из моих десятков проектов с DDR3/4, осцыл не потребовался ни разу в части этой связки, в других сигнальных цепях, осцыл, да нужен. Просто может из-за моего накопленного опыта и прогаммного понимания периферии FPGA мне не требовался осцыл. Вы более точно и конкретнее сформируйте ваши требования к предполагаемым измерениям, тогда понятнее будет. 

Как таковых требований к измерениям у меня нет. Вообще вопрос об осциллографе для DDR3 возник по аналогии с моим скромным опытом отладки SPI, UART и 1-Wire: с этими интерфейсами всегда использую осциллограф, чтобы понять есть ли тактовый сигнал, какой уровень сигнала, какая форма сигнала, есть ли искажения и т.д. Так и с DDR3 мне казалось, что осциллограф необходим в любом случае для отладки. Конкретных примеров, что в работе DDR с FPGA может пойти не так, и для чего реально может понадобиться оборудование, у меня нет.

[quato_a 3]

On 11/5/2020 at 1:07 PM, kovalex said:

Есть мнение специалистов, что работающее устройство с DDR3 можно разработать следуя рекомендациям производителей памяти/ПЛИС, а также промоделировав в Sigrity SI или Hyperlynx, при этом использование дорогого осциллографа не обязательно или попросту невозможно, так как микросхемы в корпусах BGA и подобраться с сигнальным линиям невозможно. Что вы думаете на эту тему?

 

 

 

Достаточно пользоваться рекомендациям от производителя ПЛИС по подключению, трассировке, терминаторам, полигонам, импедансу и т.п. Моделирование в Hyperlynx не обязательно. Осцилом мало чего увидите полезного - шина-то параллельная. По своему опыту просто тщательно прорабатывали схему и топологию в соответствии с требованиями стандарта. И все платы работали с первого раза. Как правило производители ПЛИС предоставляют открытое IP-ядро, которое за вас реализует физический уровень общения ПЛИС <=> ОЗУ и предоставляет юзерский интерфейс.

Ну если и смотреть осциллом, то с частотой не ниже 1,5 ГГц на вскидку.

[yes 5]

а не будет от осциллографа больше вреда, чем пользы?

во первых емкость щупа - требуются наверно какие-то активные, с емкостью в единицы пФ

во вторых разводка хуже - нужно вытащить на верхние слои сигналы, поставить контрольные точки или под напаиваемык щупы футпринты (в DDR3 ODT есть жи, внешние терминаторы на D не нужны, да и с адресом. от топологии зависит)

в гиперлинксе есть решение "одной кнопкой" - DDR BATCH mode - там мноое (все?) что нужно проверять - прошито.

 

 

[quato_a 3]

10 hours ago, yes said:

а не будет от осциллографа больше вреда, чем пользы?

во первых емкость щупа - требуются наверно какие-то активные, с емкостью в единицы пФ

во вторых разводка хуже - нужно вытащить на верхние слои сигналы, поставить контрольные точки или под напаиваемык щупы футпринты (в DDR3 ODT есть жи, внешние терминаторы на D не нужны, да и с адресом. от топологии зависит)

в гиперлинксе есть решение "одной кнопкой" - DDR BATCH mode - там мноое (все?) что нужно проверять - прошито.

 

 

наверное, будет

но шину данных можно пощупать через переходное отверстие с другой стороны установки BGA (если, конечно, дизайн платы не с глухими сквозными отверстиями), адреса и команды можно на терминаторах достать

все доставаемо - вопрос зачем и как?)

[Aldec 0]

Осцил и анализатор потребуется только в случае глюков трасировки, референсного стабилизатора или самодельного  плис контролера. Шину нужно смотреть только опорные уровни с допуском 10мв, возможно какие то ддр подвешивают один из каналов в зависимости от конфигурации.