[cdg 0]

Вопрос в том, что не запускается автомат обучения LTSSMSTATE всегда в 0, не формируется core_clkout_hip , тактовая PCIe и сброс попадают куда надо, сигнал внутренней pll_locked ядра формируется, питания в норме, подаются и снимаются последовательно в соответствии с даташитом, проект фактически референсный дизайн, куда копать непонятно.

[new123 0]

Может в циклоне нет, но у альтеры в мануалах есть раздел PCIE debug, особенно к документациям pcie hard ip core. Там на каждый ltss свои рекомендации. Правда на ноль, скорее всего будет написано - или нет клока, или линии не подключены.
Я бы еще проверил, поднялись ли трансиверы вообще, сигналы вида rx_ready, tx_ready, наверняка они в резете (о чем еще говорит и отсутствие core_clkout_hip) или может вы не укладываетесь в первые 100млсек.

pcie клок от разъема берете или свой? Можно еще с этим поиграться

Изменено 2 ноября, 2020 пользователем new123

[cdg 0]

17 minutes ago, new123 said:

pcie клок от разъема берете или свой? Можно еще с этим поиграться

От разъема клок берется, PLL его съедает, подключал другой PLL который IO - захват есть, тактовая на выходе тоже. Машина состояния по идее должна подниматься до анализа состояния приемных линий или я не прав? Состояния приемников посмотрю.

[new123 0]

Они пишут, что все таки на приеме проблемы. Типа проверить емкость на линиях и настройки терминатора на линиях. Лично у меня такое было, когда паленая pll была на чипе.

 

 

Изменено 2 ноября, 2020 пользователем new123

[cdg 0]

47 minutes ago, new123 said:

Они пишут, что все таки на приеме проблемы. Типа проверить емкость на линиях и настройки терминатора на линиях. Лично у меня такое было, когда паленая pll была на чипе.

 

 

Все дело в том, что LTSSMSTATE  мертво стоит в 0 никуда не переключается (у вас в документе есть переключения) и отсутствует тактовая которая должна питать автоматы PCIE Core, возможно PLL нерабочая, альтера не дает пояснений(я не нашел) как работают механизмы внутри Core, и как смотреть проблемы такого рода, уже который день брожу по RTL Viewer и Signal Tap, но яснее не стало. Емкости по RX на плате отсутствуют, только по TX, в ките так-же, да и всегда так делали. Констрейнов отдельных подключающих терминирование в референсном проекте я не нашел, у меня их так-же нет. Вопрос как должна вести себя PCIE Core в отсутствие сигнала на входе - обрыв, по идее машина состояний должна переключаться 0-1-0-1 с интервалом 12мс. Кита и/или платы с рабочим Cyclone 10 GX к сожалению нет.

[Yuri124 1]

2 hours ago, cdg said:

проект фактически референсный дизайн

плата самодельная?

reset неактивен? (помнится, когда-то нужно было изменить полярность reset, нужного моста не нашел, пришлось его тянуть из qsys в top модуль, там инвертировать и отправлять обратно).

[cdg 0]

7 minutes ago, Yuri124 said:

плата самодельная?

reset неактивен? (помнится, когда-то нужно было изменить полярность reset, нужного моста не нашел, пришлось его тянуть из qsys в top модуль, там инвертировать и отправлять обратно).

Плата своя - не китовая, Reset активен низким уровнем, как и должен быть по даташиту, да и по RTL он должен быть активен низким, тактовая и сброс есть 100% простой счетчик работает от них, все простые варианты я уже перепроверил, прежде чем задавать вопросы. Нужны хотя бы идеи...

[new123 0]

1 hour ago, cdg said:

Констрейнов отдельных подключающих терминирование в референсном проекте я не нашел, у меня их так-же нет

В пятерке я указывал так
 

set_instance_assignment -name XCVR_IO_PIN_TERMINATION 100_OHMS -to PCIE_RX_0
  
set_instance_assignment -name XCVR_VCCR_VCCT_VOLTAGE 1_0V -to PCIE_RX_0
set_instance_assignment -name XCVR_VCCA_VOLTAGE 3_0V -to PCIE_RX_0
set_instance_assignment -name IO_STANDARD "1.5-V PCML" -to PCIE_RX_0
  
  .....

а вот в десятке у меня такое назначение TERMINATION не принимает, но у меня и не циклон.
Помню, как у меня еще сетка 10g не заводилась, пока RobFPGA мне не скинул правильные настройки для трансиверов, с таким же TERMINATION

 

Еще идея такая. Запитайте какую нибудь логику от клока с разъема, действительно ли там все есть и сотка mhz. Странна очень, что корка не выдает частоту. Или в резете все находится или клок кривой. npor (PCIE_PERST)  с разъема тоже завели?

Изменено 2 ноября, 2020 пользователем new123

[cdg 0]

13 hours ago, new123 said:

Еще идея такая. Запитайте какую нибудь логику от клока с разъема, действительно ли там все есть и сотка mhz. Странна очень, что корка не выдает частоту. Или в резете все находится или клок кривой. npor (PCIE_PERST)  с разъема тоже завели?

По констрейнам - склонен полагать, что они не нужны, все что нужно QSYS делает сам, резисторы по входам терминирующие вчера прозвонил, все есть как положено 100 Ом, т.е. по крайней мере приемники подключены правильно, автомат инверсии сигнала не используется о чем предупреждает ERRATA. Время загрузки FPGA совершенно неважно сейчас, я ее вообще сейчас гружу через JTAG, рестарт отладочной машины с SSD занимает минимальное время. Трансиверы также не при чем, до них просто дело не доходит, в отсутствии сигналов (обрыве) PCIE корка должна перебирать состояние LTSSMSTATE  0-1-01... с интервалом 12мс я уже писал об этом, а машина состояний стоит потому, что нет CORECLK с выхода корки, захват самой PLL при этом есть - сигнал устанавливается. Цепи тактовой и сброса работают прекрасно и заведены непосредственно с разъема PCIE, делил входной клок, выводил на ножку, измерял частоту, все в пределах допусков, об этом говорит и сигнал захвата внутренней PLL корки pll_locked_fpll, устанавливающийся в 1 после снятия сброса. Питания в норме, включение выключение производится с помощью секвенсора, все четко по даташиту. Склоняюсь к тому, что FPGA неисправна, но перепаять к сожалению не получится - плата не выдержит, такое качество. Написал здесь только в надежде на то, что у кого-то есть опыт работы с внутренними сигналами корки PCIE Altera для Cyclone 10 GX, ну или был опыт подобного поведения FPGA.

[new123 0]

Про трансиверы зря вы так. rx_ready лучше смотреть. Они прогружаются не только от клока, но и от входящего потока и пока не прогрузится ничего, ltssm будет в нуле. Корка начинает свои действия, когда резет контроллер отработает.

Изменено 3 ноября, 2020 пользователем new123

[cdg 0]

1 minute ago, new123 said:

Про трансиверы зря вы так. rx_ready лучше смотреть. Они прогружаются не только от клока, но и от входящего потока и пока не прогрузится ничего, ltssm будет в нуле.

Не дает он смотреть эти сигналы сигналтапом - проект не компилируется, а те, что выходят через его блоки наружу стоят в 0 по причине отсутствия core_clkout_hip. Уточню - я имел ввиду сигналы передатчика, приемник скорее всего играет определенную роль, но в ПЛИС сигнал попадает, а дальше посмотреть невозможно. Есть еще идея сделать тестовый проект с HSS трансивером, возможно это лучший путь.

[cdg 0]

set_instance_assignment -name IO_STANDART "HSSI DIFFERENTIAL IO"  -to PCIE_RX

set_instance_assignment -name IO_STANDART "HSSI DIFFERENTIAL IO"  -to PCIE_TX

set_instance_assignment -name IO_STANDART LVDS  -to PCIE_CLK

set_instance_assignment -name XCVR_REFCLK_PIN_TERMINATION AC_COUPLING -to PCIE_CLK

такие констрейны в референсном дизайне присутствуют