[bloody-wolf 0]

Форумчане, приветствую!

Есть коротенький вопрос: Правильно ли я понимаю, что используя FPGA серии MAX10 (а именно 10M02SCU169I7G) допускается её работа в частично запитанном состоянии, а именно когда запитаны конфигурационные банки VCCIO 1AB, VCCIO8, VCC_A, VCC_ONE? Остальные VCCIO банков при этом могут быть не запитанными вообще, либо с очень сильной задержкой, например 1 минута.

 

Для пояснения вопроса, хочу чтобы была связь между двумя плисами, Kintex7 <-> MAX10,  но при этом MAX10 должен управлять включением питания Kintex7, таким образом получается, что MAX10 запитавшись от AlwaysON питателя, должен быть в рабочем состоянии, хотя банк, который уходит на Kintex будет еще не запитан. Понимаю, что так можно сделать, просто Xilinx написал черным по белому у себя в документации такой сценарий, когда ПЛИСина стартанула, а питания некоторых VCCIO поднялись по ходу дела, а Intel/Altera об этом явно не написала, поэтому хотел прояснить этот момент. (Хотя про всякие hot-Socketing и тп вроде описано много. Не хочу просто ставить всякие левел-трансляторы, которые гарантированно сделают так, как задумано, но съедят место и строчки в БОМе. Не хочется ставить лишнего.)

[new123 0]

Можно попробовать на форуме альтеры задать. Я там похожий вопрос про стратикс задавал, мне альтера ответила

[Yuri124 1]

А если использовать такую возможность этого семейства ФПГА:

Quote

2.3.1.2. I/O Buffer Power Down

The Intel MAX 10 device has a dynamic power-down feature on some of the I/O buffers that have high-static power consumption

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/max-10/ug_m10_pwr.pdf

Изменено 22 сентября, 2020 пользователем Yuri124

[bloody-wolf 0]

1 hour ago, Yuri124 said:

А если использовать такую возможность этого семейства ФПГА:

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/max-10/ug_m10_pwr.pdf

благодарствую!