[yes 5]

для 22нм GF

1) High Performance Two-Port Register File, Ultra-High-Performance Periphery (R2PH) Compiler

2) High Performance Two-Port Register File, Ultra-Low-Power Periphery (R2PU) Compiler

3) Ultra-Low Voltage Two-Port Register File (R2PL) Compiler

4) High Performance Two-Port Register File (R2PV) Compiler

что тут подразумевается под "Periphery"?

чем 4, например, отличается от 1 или 2?

и что означает в этом случае  Ultra-Low Voltage - по-любому мне core надо питать стандартным напряжением для std cell-ов, зачем это ультра-лоу и сколько оно может быть в цифрах?

 

 

[Avex 1]

С этой технологией не работал, но

1. под Periphery обычно понимают интерфейсную логику, а конкретно под Ultra-High-Performance могут понимать ее LVT/SLVT исполнение. Надо уточнять в доках.

2. память может работать и от ~500мВ, но гарантировать ее работу вам будут где то от 600-700мВ и выше. Т.е. просто не продадут модели на более низкие напряжения. Как ее встраивать - с помощью PMK и lowpower-multyvoltage флоу.

[topor_topor 0]

Название дает примерную классификацию библиотек указивая под что они оптимизировались. А что ето в цифрах значит (площадь, вольти, миливати итп. ) смотрите в дейташите вашей библиотеки. 

UltralowVoltage обично надо там где питание от батареек.... 

----

Я так понимаю ето у вас компилятор IP регистров. Periphery тут скорее относится к тому какие схеми на входе/виходе етого IP

[yes 5]

у меня компиляторов не было - была возможность запросить сгенерить одинаковую память разными компиляторами и посмотреть отчет (doc, lib, v) - результаты очень близкие, то есть разница площади/мощности почти не заметна. во всем этом семействе напряжение (точнее трейдоф между нестабильностью напряжения (или напряжением бэкапа) и скоростью работы) задается в рантайме по некоторым входам, влияющих как я понял, на sense amplifier-ы

[Avex 1]

Если использовать смесь hvt/rvt/lvt в логике, то на тонких технологиях (о 22нм не знаю) применяются соотвествующие тайминг-дерейты. Дерейты внутри логики - не очень хорошо, поэтому есть резон все делать на транзисторах с одним порогом - хотя бы внутри одного домена, а значит есть и резон подбирать память с интерфейсом на транзисторах с тем же порогом, чтобы не было перехода. Только так я могу обьяснить, зачем делают столько вариантов памятей, если характеристики у них одинаковые.

[lexx 0]

18 hours ago, Aleх said:

Дерейты внутри логики - не очень хорошо

Синтезатор всегда сам миксовал логику в зависимости от таймингов, потом еще PnR на slvt переходил, никогда не выбирали ничего руками. А память изначально, исходя из таймингов была выбрана, никак зависимостей у нее нет.

Странно что память одинакова для различных видов, возможно это ошибка, либо компилятор совсем сырой.

[Avex 1]

5 hours ago, lexx said:

Синтезатор всегда сам миксовал логику в зависимости от таймингов, потом еще PnR на slvt переходил, никогда не выбирали ничего руками.

На старых планарных процессах подобное делали без проблем, да. А вот на тонких процессах появились дерейты - на цепи с разнопороговыми транзисторами, с разной длинной затвора, и даже на использование селлов с разным числом затворов в транзисторе (например, двузатворные и трехзатворные). Слишком большой разброс процесса от такого множества масок, я так понимаю. Впрочем, именно с 22нм не работал, может быть там и нет дерейтов, не знаю - я просто предположил.

[lexx 0]

4 hours ago, Aleх said:

Впрочем, именно с 22нм не работал, может быть там и нет дерейтов, не знаю - я просто предположил.

Возможно от фабрики зависит, 14 и ниже slvt/lvt/rvt смешиваются синтезатором.