Jump to content

    
Sign in to follow this  
Al_Jumper

VIVADO xilinx::debugutils::add_probe

Recommended Posts

Всем доброго времени суток.

Начинаю осваивать VIVADO, поэтому заранее извиняюсь за возможно чайницкий вопрос.

 

Дизайн отстнтезирован, имплементирован и получен bitstream.

Хочется вытащить внутренний сигнал на свободный пин и посмотреть осциллом.

Нашел, что для этого есть скрипт add_probe, установил его, и, вроде, он работает.

 

Команда выглядит так:

xilinx::debugutils::add_probe -net datapath_inst/iserdes_array_inst/iserdes_sync_ch1/data_in_from_pins_int -port PR_F5 -iostandard LVCMOS25 -loc F5

 

В device view я вижу, что мой сигнал приходит на нужный пин.

Дальше надо генерить новый bitstream.

При нажатии кнопки "generate bitstream" выдается сообщение что надо сохранить проект - соглашаюсь.

Дальше почему-то предлагается сохранить файл констнейнов .xdc, хотя я его не менял.

Соглашаюсь - других вариантов нет.

Дальше вот такое сообщение:

 615287797_.thumb.png.9da945b8fbc5e9a15ec7b23a3e1fe979.png

Жму ОК. Дальше выдается:

517055401_.png.74f38ca5b50d586cafdfdd856bf42262.png

Закрываю это сообщение и делаю, что говорят - Force Up-To-Date (если этого не сделать, то синтез и имплементация начинаются заново)

Дальше снова жму "generate bitstream"

Выдается

970272829_.thumb.png.85cad9e71b3c0e96674d0e3538aacf98.png

Жму ОК.

Дальше запускается генерация bitstream'а и вроде бы все - бинго!

Однако, после загрузки в ПЛИС (Artix 7) выясняется что в полученном bitstream'е на мой пин F5 ничего не вывелось, он ведет себя как вход...

ВОПРОС - ЧТО Я ДЕЛАЮ НЕ ТАК?

Заранее благодарю за ответы.

 

 

Share this post


Link to post
Share on other sites
3 hours ago, Al_Jumper said:

Жму ОК. Дальше выдается:

517055401_.png.74f38ca5b50d586cafdfdd856bf42262.png

Закрываю это сообщение и делаю, что говорят - Force Up-To-Date (если этого не сделать, то синтез и имплементация начинаются заново)

Так чему удивляться, если вы отказались провернуть имплементацию (но не синтез) с только что внесенными изменениями (по добавлению вывода сигнала на пин). В этом месте надо было позволить имплементировать заново.

И кстати, если вы посмотрите в файл констрейнтов, то скорее всего увидите изменения, внесенные запускавшимся вами скриптом.

Share this post


Link to post
Share on other sites
1 hour ago, Raven said:

Так чему удивляться, если вы отказались провернуть имплементацию (но не синтез) с только что внесенными изменениями (по добавлению вывода сигнала на пин). В этом месте надо было позволить имплементировать заново.

Пробовал.

И тогда VIVADO начинает имплементацию с начала. Опять 30 минут ждать чтобы вытащить одну цепь на пин.

Это жесть... В ISE-шном FPGA Editor'е это занимало считанные секунды.

Неужели по-другому никак?

Ведь, как я понимаю, когда скрипт отработал, цепь уже выведена на пин, т.е. разводка уже сделана.

Нужно только сгенерировать битстрим из нее. Или я ошибаюсь?

4 hours ago, andrew_b said:

Спасибо, буду вникать...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this