Al_Jumper 0 September 7, 2020 Posted September 7, 2020 · Report post Всем доброго времени суток. Начинаю осваивать VIVADO, поэтому заранее извиняюсь за возможно чайницкий вопрос. Дизайн отстнтезирован, имплементирован и получен bitstream. Хочется вытащить внутренний сигнал на свободный пин и посмотреть осциллом. Нашел, что для этого есть скрипт add_probe, установил его, и, вроде, он работает. Команда выглядит так: xilinx::debugutils::add_probe -net datapath_inst/iserdes_array_inst/iserdes_sync_ch1/data_in_from_pins_int -port PR_F5 -iostandard LVCMOS25 -loc F5 В device view я вижу, что мой сигнал приходит на нужный пин. Дальше надо генерить новый bitstream. При нажатии кнопки "generate bitstream" выдается сообщение что надо сохранить проект - соглашаюсь. Дальше почему-то предлагается сохранить файл констнейнов .xdc, хотя я его не менял. Соглашаюсь - других вариантов нет. Дальше вот такое сообщение: Жму ОК. Дальше выдается: Закрываю это сообщение и делаю, что говорят - Force Up-To-Date (если этого не сделать, то синтез и имплементация начинаются заново) Дальше снова жму "generate bitstream" Выдается Жму ОК. Дальше запускается генерация bitstream'а и вроде бы все - бинго! Однако, после загрузки в ПЛИС (Artix 7) выясняется что в полученном bitstream'е на мой пин F5 ничего не вывелось, он ведет себя как вход... ВОПРОС - ЧТО Я ДЕЛАЮ НЕ ТАК? Заранее благодарю за ответы. Quote Share this post Link to post Share on other sites More sharing options...
andrew_b 7 September 7, 2020 Posted September 7, 2020 · Report post ECO Flow в Vivado или работа в режиме редактирования нетлиста Quote Share this post Link to post Share on other sites More sharing options...
Raven 0 September 7, 2020 Posted September 7, 2020 · Report post 3 hours ago, Al_Jumper said: Жму ОК. Дальше выдается: Закрываю это сообщение и делаю, что говорят - Force Up-To-Date (если этого не сделать, то синтез и имплементация начинаются заново) Так чему удивляться, если вы отказались провернуть имплементацию (но не синтез) с только что внесенными изменениями (по добавлению вывода сигнала на пин). В этом месте надо было позволить имплементировать заново. И кстати, если вы посмотрите в файл констрейнтов, то скорее всего увидите изменения, внесенные запускавшимся вами скриптом. Quote Share this post Link to post Share on other sites More sharing options...
Al_Jumper 0 September 7, 2020 Posted September 7, 2020 · Report post 1 hour ago, Raven said: Так чему удивляться, если вы отказались провернуть имплементацию (но не синтез) с только что внесенными изменениями (по добавлению вывода сигнала на пин). В этом месте надо было позволить имплементировать заново. Пробовал. И тогда VIVADO начинает имплементацию с начала. Опять 30 минут ждать чтобы вытащить одну цепь на пин. Это жесть... В ISE-шном FPGA Editor'е это занимало считанные секунды. Неужели по-другому никак? Ведь, как я понимаю, когда скрипт отработал, цепь уже выведена на пин, т.е. разводка уже сделана. Нужно только сгенерировать битстрим из нее. Или я ошибаюсь? 4 hours ago, andrew_b said: ECO Flow в Vivado или работа в режиме редактирования нетлиста Спасибо, буду вникать... Quote Share this post Link to post Share on other sites More sharing options...
