Jump to content

    
nden

САПР Cadence Sigirty Опимизиация тополгии цепей питания по частотной составляющей

Recommended Posts

Здравствуйте.

Прошу помощи или ищу проектировщика с опытом работы в САПР Cadence Sigirty для выполнения оптимизации топологии цепей питания по частотной составляющей (импеданс сети распределения электропитания) в разработанном устройстве.

Имеется спроектированное устроство с двумя основными потребителями на печатной плате, по 80А на микросхему.

Своими силами выполнена оптимизация топологии печатной платы на основе анализа токовых нагрузок (плотности токов и падения напряжения) в пакете Sigrity.

На данный момент стоит задача по оптимизации цепей питания (до целевого значения импеданса) с выявлением резонансных частот, путем подбора матрицы блокировочных/фильтрующих конденсаторов, их расположения, номиналов и количества.

Share this post


Link to post
Share on other sites

В порядке чистого любопытства позвольте спросить- не помог совет:biggrin:?
1.png
Мне как-то любопытно стало- зашел на ютуб канал псбсофта посмотреть типа мастер класс, как увидел "фильтрующие" конденсаторы(от чего фильтрует?)/ уход от ответа на вопрос про расчет таргета/ SPICE модели(?) конденсаторов(вопрос про местный розлив) вместо S параметров/ резонансы в PDN на 889МГц и пр. удивительные истории, так сразу повеселел- ну а рассказ про подбор частоты в которой соблюдается таргет для ддр3/4(да и остальное из ответов)почти тянет на сенсацию:lol2: И к слову, почему именно SIGRITY?
 

Share this post


Link to post
Share on other sites
2 часа назад, Александр Мылов сказал:

Опечатка?

или сварочный аппарат

Нет, не опечатка. Прикиньте, какой ток потребления у процессоров при TDP 95W и питании ядра меньше 1В?

Share this post


Link to post
Share on other sites

EvilWrecker,

Мы же должны понимать, что цель подобного рода семинаров не обучить всем нюансам, а прорекламировать свои услуги. Но здесь палка о двух концах - сразу поонятен "уровень" специалистов.

Ответ на Ваш вопрос почему Сигрити - устройство разработано в пакете Аллегро, так же был опыт выполнения анализа по постоянной составляющей (плотности токов, падения напряжения) в Sigrity PowerDC

 

Александр Мылов,

Данные приведены верно.

Share this post


Link to post
Share on other sites
46 minutes ago, nden said:

Мы же должны понимать, что цель подобного рода семинаров не обучить всем нюансам, а прорекламировать свои услуги.

Да это понятно- правда неясно, что можно разглядеть в сжатом пережатом окне в тех роликах:biggrin: 

47 minutes ago, nden said:

Но здесь палка о двух концах - сразу поонятен "уровень" специалистов.

Верно.

48 minutes ago, nden said:

Ответ на Ваш вопрос почему Сигрити - устройство разработано в пакете Аллегро, так же был опыт выполнения анализа по постоянной составляющей (плотности токов, падения напряжения) в Sigrity PowerDC

Ну не знаю- тот же ADS втягивает brd без проблем(плата притом может быть в любом состоянии), можно и в ANSYS(посложнее)- на SIGRITY свет клином не сошелся. В тоже самое время, говоря про потребление 80А(VCC_CORE видимо) следует подразумевать импеданс PDN заметно ниже 0.1 Ом (важный порог) в целевом диапазоне частоты(гораздо более узком и низкочастотном нежели "все говорят" в роликах)- здесь больше половины успеха это pre-layout подбор банок и  тщательнейший дизайн фанаутов/подключения этих банок к полигонам(не говоря о правильном дизайне этих полигонов). Говоря иначе, если провален этот этап и просто "насыплено 2 мешка  0.1мкФ 0402 с подключением через одиночные виа по длинной стороне тонкими трасками" то на уже разведенной плате в иных случаях можно и не пытаться даже подбирать/анализировать- все без толку. Не приведи случай если есть номиналы менее и сильно менее 0.1мкФ:biggrin:

А что за камень кстати? Банки стоят на противоположной стороне от бга, или на той же? Питание на чем сделано?

Share this post


Link to post
Share on other sites
3 hours ago, EvilWrecker said:

Ну не знаю- тот же ADS втягивает brd без проблем(плата притом может быть в любом состоянии), можно и в ANSYS(посложнее)- на SIGRITY свет клином не сошелся. В тоже самое время, говоря про потребление 80А(VCC_CORE видимо) следует подразумевать импеданс PDN заметно ниже 0.1 Ом (важный порог) в целевом диапазоне частоты(гораздо более узком и низкочастотном нежели "все говорят" в роликах)- здесь больше половины успеха это pre-layout подбор банок и  тщательнейший дизайн фанаутов/подключения этих банок к полигонам(не говоря о правильном дизайне этих полигонов). Говоря иначе, если провален этот этап и просто "насыплено 2 мешка  0.1мкФ 0402 с подключением через одиночные виа по длинной стороне тонкими трасками" то на уже разведенной плате в иных случаях можно и не пытаться даже подбирать/анализировать- все без толку. Не приведи случай если есть номиналы менее и сильно менее 0.1мкФ:biggrin:


А что за камень кстати? Банки стоят на противоположной стороне от бга, или на той же? Питание на чем сделано?

Конечно, свет клином на Кейденс не сошелся. Важнее результат, а не примененный инструмент/САПР.

Тот же SIwave от ANSYS даже напрямую без конвертации в ODB++ работает с *.BRD файлами.  

Если вкратце, то целевое значение импеданса цепи питания ядра - 0.6-1 мОм. Только на PWR выделенно два слоя с полной заливкой, 70мкм, и два земляных слоя.

В качестве развязки по питанию - размещение керамики 0402, 4.7мФ непосредственно на переходные отвертстия идущее на контактные площадки под все BGA шары питания (около 70шт). Плюс расположение в непосредственной близости от микросхемы около десятка 0603 0805 значительно бОльших номиналов, и нескольких алюминий-полимерных 470мФ (с низким ЭПС 4.5 мОм) - все это на данном этапе позволо добиться следующего результата

IMG_20200811_215931_244.thumb.jpg.d71149e805375f6ed41f78dddf9ffd19.jpg

Из графика видно, что значение импеданса цепи питания до 1мОм удердживается до частоты около 10МГц.

По причине отсутствия опыта выполнения анализа по частотной составляющей, и оптимизации импеданса цепей питания с большими токами, пока остаются неясными седующие моменты - до какой частоты удерживать целевое значение импеданса цепи питания, каким должен быть угол наклона кривой импеданса.

Частота работы целевой микросхемы до ~900МГц

Питание на 7-фазном ШИМ-контроллере + 60А силовые транзисторные ключи

Share this post


Link to post
Share on other sites

Судя по неймингу речь наверняка идет об фпга хилых- следуя этой мысли, сделаем следующие допущения:
- есть интырнет
- не смотрелись чудо курсы:biggrin:
Нехитрым движением нагугливается документ, в котором содержится фраза отметающая напрочь все сенсации:
 

Quote

The decoupling recommendations are designed for optimal performance between roughly 100 kHz and 10–20 MHz.

Более того, если пролистать чуть ниже и глянуть какие банки предлагают ставить- а именно
2.png
то тут соответственно самое время попробовать поискать что-то типа 0.1мкФ или того хуже- 0.01/0.001мкФ:biggrin:Очень мало банок по числу и относительно большие номиналы. Объяснить происхождение таких цифр очень просто- метод таков:
- поставили бга, со всеми фанаутами(даже NC), подключили полигоны питания
- по несложной формуле/в лоб/на авось пробуете ставить разные банки с разными фанаутом
- поставив банки и подключив, засовываете в симулятор и смотрите от кого толк есть, а от кого нету, какой фанаут хорош а какой нет, и самое главное до какой частоты все эти игры имеют смысл(важная оговорка- здесь все еще речь идет об Zpdn<0.1 Ом)
Поскольку переход борда-корпус микрульки есть ни что иное как LPF, реалистичная passband зона по самым смелым прогнозам(речь по-прежнему про Zpdn<0.1 Ом) будет заметно ниже 100МГц, и на практике скорее всего составит что-то в диапазоне 10-30МГц:dance3:Остальное, а точнее самое главное берет на себе decoupling в корпусе бга(банки/плейны)- т.к. loop/mounted/mutual inductance не забороть на целевой плате для BGA2000+ 1mm pitch никоим образом абсолютно никаким конденсаторами. Если например есть бга шагом максимум 0.5м(а лучшее заметно поменьше), с HDI структурами правильно сделанными и правильными банками(реверсированные/IDC) тогда да- можно сильно за 100МГц прыгнуть, что в общем-то и происходит на субстратах. На обычной же платке такого не сделать- соответственно все разговоры про 3 и 5  гармоники ддр из курсов лесом идут.

Теперь по вашим комментариям:

1 hour ago, nden said:

В качестве развязки по питанию - размещение керамики 0402, 4.7мФ непосредственно на переходные отвертстия идущее на контактные площадки под все BGA шары питания (около 70шт).

Выглядит запредельно избыточным- а сколько слоев в плате и на каких сидит питание 80А с ближайшим землями?

1 hour ago, nden said:

Плюс расположение в непосредственной близости от микросхемы около десятка 0603 0805 значительно бОльших номиналов, и нескольких алюминий-полимерных 470мФ (с низким ЭПС 4.5 мОм) - все это на данном этапе позволо добиться следующего результата

Разводку таких банок можете показать?

1 hour ago, nden said:

Из графика видно, что значение импеданса цепи питания до 1мОм

Как посчитали Ztarget, а точнее transient current?

1 hour ago, nden said:

Питание на 7-фазном ШИМ-контроллере + 60А силовые транзисторные ключи

А зачем столько фаз на жалкие 80А? Или у вас обе микрульки запитываются от одного VRM? 

 

Share this post


Link to post
Share on other sites

Да, вендора микросхемы Вы верно определили.

11 hours ago, EvilWrecker said:

Нехитрым движением нагугливается документ, в котором содержится фраза отметающая напрочь все сенсации:

ug583 от Зайлинкса, конечно же, бегло был прочитан в свое время. Но, как говорится: "повторение - мать учения". Спасибо, что напомнили :)
Предлагаемый в данном документе вариант матрицы развывающих конденсаторов не смог обеспечить целевое значение импеданса цепи питания ядра (VCCINT) до частоты 1МГц.

11 hours ago, EvilWrecker said:

- поставили бга, со всеми фанаутами(даже NC), подключили полигоны питания
- по несложной формуле/в лоб/на авось пробуете ставить разные банки с разными фанаутом
- поставив банки и подключив, засовываете в симулятор и смотрите от кого толк есть, а от кого нету, какой фанаут хорош а какой нет, и самое главное до какой частоты все эти игры имеют смысл

По такому методу и действуем на данном этапе.

11 hours ago, EvilWrecker said:

Остальное, а точнее самое главное берет на себе decoupling в корпусе бга(банки/плейны)- т.к. loop/mounted/mutual inductance не забороть на целевой плате для BGA2000+ 1mm pitch никоим образом абсолютно никаким конденсаторами.

До начала анализа целостности цепи питания этот нюанс впринципе был понятен. И то, что выше частот ~100МГц обеспечить "низкое" значение импеданса силами керамических конденсаторов, расположенных только на печатной плате, впринципе не возможно из-за паразитных ствойств - монтажная индуктивность. И импеданс на частотах выше ~100МГц формируется в первую очередь набором развязывающих/блокировочных конденсаторов на подложке самой микросхемы

11 hours ago, EvilWrecker said:

Выглядит запредельно избыточным- а сколько слоев в плате и на каких сидит питание 80А с ближайшим землями?

8. PWR - 4, 5; GND - 3, 6

11 hours ago, EvilWrecker said:

Разводку таких банок можете показать?

193100102_al-polcapfootprint.thumb.png.66d10e121de833f42394468050184719.png

Пример "голой" ПЛИС с подключенными только выводами питания ядра и землей, без подключенных I/O выводов под трансиверы и прочие прелести

11 hours ago, EvilWrecker said:

Как посчитали Ztarget, а точнее transient current?

Зайлинкс в том же UG583 рекомендует ориентироваться на значение в 25% от тока потребления ядра. Интел в документации на PDN Tool 2.0 для Stratix 10 ведет речь про 30-50%

0.85v* 0.025(допуск по пульсациям из документации зайлинкса 3% - 0.5% точность установки выходного напряжения модулем VRM) / 80A * (0.25-0.45)

Токи потребления ядра из XPE (Xilinx Power Estimator)

12 hours ago, EvilWrecker said:

А зачем столько фаз на жалкие 80А? Или у вас обе микрульки запитываются от одного VRM? 

Да, обе ПЛИС питаются одним 7-фазным регулятором напряжения. Целевой ориентир по КПД подсистемы питания ~90%. При необходимости, ШИМ-контроллер позволяет отключать и подключать налету фазы питания, взависимости от нагрузки и заданных параметров.

 

В качестве примера промоделировали цепь питания ядра одной из свежих "топовых" отладочных плат от Xilinx - VCU128 (VIA in pad и прочие прелести).

Получили следующий результат:

IMG_20200813_100038_755.thumb.jpg.ba8caa4ade46d65cbcfd0138df1493fb.jpg

Share this post


Link to post
Share on other sites

позвольте задать глупый вопрос. напряжение щупаете на дальнем конце? что за источник питания?

Может вы далеко копнули в исследованиях и надо бы схему изучить?

Share this post


Link to post
Share on other sites
17 hours ago, nden said:

В качестве развязки по питанию - размещение керамики 0402, 4.7мФ непосредственно на переходные отвертстия идущее на контактные площадки под все BGA шары питания (около 70шт).

Может лучше было поставить 0204-X6S-4v-1uF LLL153C80G105ME21D

 

Screenshot_2020-08-13 SimSurfing.png

Share this post


Link to post
Share on other sites
6 hours ago, nden said:

Предлагаемый в данном документе вариант матрицы развывающих конденсаторов не смог обеспечить целевое значение импеданса цепи питания ядра (VCCINT) до частоты 1МГц.

Так в этом ничего удивительного нет- просто подобрать конденсаторы еще далеко недостаточно.

6 hours ago, nden said:

Зайлинкс в том же UG583 рекомендует ориентироваться на значение в 25% от тока потребления ядра. Интел в документации на PDN Tool 2.0 для Stratix 10 ведет речь про 30-50%

0.85v* 0.025(допуск по пульсациям из документации зайлинкса 3% - 0.5% точность установки выходного напряжения модулем VRM) / 80A * (0.25-0.45)

Токи потребления ядра из XPE (Xilinx Power Estimator)

Именно в случае плис ориентироваться нужно на то, насколько вся ее внутрянка задействована- в числах это от 50%, а при использовании на полную от 80%:biggrin:

6 hours ago, nden said:

Да, обе ПЛИС питаются одним 7-фазным регулятором напряжения. Целевой ориентир по КПД подсистемы питания ~90%. При необходимости, ШИМ-контроллер позволяет отключать и подключать налету фазы питания, взависимости от нагрузки и заданных параметров.

Это одна из причин почему попасть в целевой импеданс будет непросто- говоря про ядро, у него в общем случае должен быть один VRM.

1 hour ago, _4afc_ said:

Может лучше было поставить 0204-X6S-4v-1uF LLL153C80G105ME21D

Эта банка одна из лучших в природе- при помощи небольшого числа LLL153 и кучки 0805(bulk) можно организовать хороший и дешевый декап даже для самых жирных плис. Но только если правильно развести и расположить- те. на том же слое что и плис, земля/питание это 2 и 3 слои соответственно, качественный фанаут с минимальным расстоянием между виа на землю и питанием и между виа до падов.

6 hours ago, nden said:

В качестве примера промоделировали цепь питания ядра одной из свежих "топовых" отладочных плат от Xilinx - VCU128 (VIA in pad и прочие прелести).

Если что-то полезное хотите найти в отладках хилых, то только время потеряете:dance3:

 

6 hours ago, nden said:

И импеданс на частотах выше ~100МГц формируется в первую очередь набором развязывающих/блокировочных конденсаторов на подложке самой микросхемы

Гораздо раньше начинает это происходить- но тут весь вопрос до какого порога можно выжимать нормальные числа на платке, а это от силы пара десятков МГц.

Share this post


Link to post
Share on other sites
20 hours ago, EvilWrecker said:

Гораздо раньше начинает это происходить- но тут весь вопрос до какого порога можно выжимать нормальные числа на платке, а это от силы пара десятков МГц.

Мне всегда казалось, что порог определяется импедансом который вносит L_pkg. Когда уже Z_L > Z_Target то дальше развязку городить особо смысла нет. Или я не прав?

Share this post


Link to post
Share on other sites
27 minutes ago, moon333 said:

Мне всегда казалось, что порог определяется импедансом который вносит L_pkg. Когда уже Z_L > Z_Target то дальше развязку городить особо смысла нет. Или я не прав?

В случае декапа на целевой борде- именно так, а точнее и поэтому тоже, но вы цитируете пост в котором идет речь о другом:biggrin:: декап на субстрате начинает работать гораздо раньше чем "супер ВЧ" как многие думают.

Почему "поэтому тоже"- кроме L_pkg есть как минимум L_loop в отношении банок на плате. Говоря иначе, L_pkg определит верхний порог частоты когда декап на плате эффективен, остальная индуктивность определит насколько близко на плате вы сможете к этому порогу подойти.

 

Share this post


Link to post
Share on other sites
On 8/13/2020 at 12:03 PM, peshkoff said:

позвольте задать глупый вопрос. напряжение щупаете на дальнем конце? что за источник питания?

Может вы далеко копнули в исследованиях и надо бы схему изучить?

Частотную зависимость импеданса цепей питания Сигрити изображает на графике так, как это выглядит со стороны БГА-шаров микросхемы-потребителя.

Да какие тут исследования? :) Не понял вашу мысль насчет изучения схемы, будьте добры уточните.

 

On 8/13/2020 at 4:18 PM, _4afc_ said:

Может лучше было поставить 0204-X6S-4v-1uF LLL153C80G105ME21D

 

Спасибо за преджложение, на данном этапе хотелось бы обойтись без экзотики. А если уж применять экзотику, тогда, при прочих равных, можно подобрать поинтересней варианты. Например такой - трехвыводной чип-конденсатор от TDK CKD61BJB0J475

2059396485_Screenshotfrom2020-08-1618-01-48.png.bcf767ccdada5565f672a7609c20a950.png

 

 

On 8/13/2020 at 5:18 PM, EvilWrecker said:

Так в этом ничего удивительного нет- просто подобрать конденсаторы еще далеко недостаточно.

 

On 8/13/2020 at 5:18 PM, EvilWrecker said:

Именно в случае плис ориентироваться нужно на то, насколько вся ее внутрянка задействована- в числах это от 50%, а при использовании на полную от 80%

Понимание этих нансов имеется ;)

 

On 8/13/2020 at 5:18 PM, EvilWrecker said:

Если что-то полезное хотите найти в отладках хилых, то только время потеряете

Цель была посмотреть на частотную зависимость импеданса цепей питания в подобного рода "жирных" платах с прожорливыми потребителями-ПЛИС на борту.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.