Простой вопрос по прогону Бенча на SV для дизайна на VHDL

[Мур 0]

Разбираю примеры по технологии UVM  по каналу   The UVM Primer Youtube

 и закономерно возник вопрос по поводу применения смешанного HDL. (ModelSim-Altera этого не умеет!)

Правильно ли я понял, что на такое способен  QuestaSim?...

 

Спасибо за инфу...  Рад буду обширной информации!  Как прикрепить эту перспективную библиотеку ООП ?

[RobFPGA 0]

Приветствую!

33 minutes ago, Мур said:

и закономерно возник вопрос по поводу применения смешанного HDL. (ModelSim-Altera этого не умеет!)

Это что-ж у вас за странный какой то ModelSim-Altera?  Не уж-то не  умеет V/SV/VHDL одновременно симулировать?     Или вы что-то другое  имели ввиду? Может то что ModelSim-Altera не поддерживает некоторые фичи SV  важные для UVM  (как то randomization,  constraing, ...)  Это да - пичалька  Ну на то он  и халявный сыр  чтобы заманивать в мышеловку 

UVM  библиотека обычно уже идет в составе  Modelsim (см в verilog_src).  Ну а если ее там нет то она свободно качается с сайта accellera. Ну и затем компилируется. 

Удачи! Rob.

[andrew_b 0]

56 минут назад, RobFPGA сказал:

Это что-ж у вас за странный какой то ModelSim-Altera?  Не уж-то не  умеет V/SV/VHDL одновременно симулировать?

В вендор-специфичных релизах ModelSim Altera Edition и ModelSim Xilinx Edition было (есть?) много ограничений. В том числе нет поддержки mixed design.

 

[RobFPGA 0]

Приветствую!

1 minute ago, andrew_b said:

В вендор-специфичных релизах ModelSim Altera Edition и ModelSim Xilinx Edition было (есть?) много ограничений. В том числе нет поддержки mixed design.

Ну это когда было то?  А сейчас вон даже фришный Intel Starter Edition  нормально симулирует  mixed дизайн.  Ворчит только - "мол  большой он очень, мееедлено все будет".   

Удачи! Rob.

[Мур 0]

Хм..

# ** Error: (vsim-1) Unable to checkout verification license - testbench generation feature (randomize, randcase, randsequence, covergroup) is only supported with QuestaSim.

[RobFPGA 0]

Приветствую!

2 minutes ago, Мур said:

Error: (vsim-1) Unable to checkout verification license - testbench generation feature (randomize, randcase, randsequence, covergroup) is only supported with QuestaSim.

Ну  я про это и говорил 

3 hours ago, RobFPGA said:

Может то что ModelSim-Altera не поддерживает некоторые фичи SV  важные для UVM

То есть  UVM как бы и можно запустить но в весьма выхолощенном варианте  Что поделаешь - сыр то бесплатный 

Удачи! Rob.

[des00 0]

моделсим и UVM вещи не совместимые, нужна квеста