Jump to content

    
Sign in to follow this  
Мур

Простой вопрос по прогону Бенча на SV для дизайна на VHDL

Recommended Posts

Разбираю примеры по технологии UVM  по каналу   The UVM Primer Youtube

 и закономерно возник вопрос по поводу применения смешанного HDL. (ModelSim-Altera этого не умеет!)

Правильно ли я понял, что на такое способен  QuestaSim?...

 

Спасибо за инфу...  Рад буду обширной информации!  Как прикрепить эту перспективную библиотеку ООП ?

Share this post


Link to post
Share on other sites

Приветствую!

33 minutes ago, Мур said:

и закономерно возник вопрос по поводу применения смешанного HDL. (ModelSim-Altera этого не умеет!)

Это что-ж у вас за странный какой то ModelSim-Altera?  Не уж-то не  умеет V/SV/VHDL одновременно симулировать?   :wacko2:  Или вы что-то другое  имели ввиду? Может то что ModelSim-Altera не поддерживает некоторые фичи SV  важные для UVM  (как то randomization,  constraing, ...)  Это да - пичалька :cray: Ну на то он  и халявный сыр  чтобы заманивать в мышеловку :wink3:

UVM  библиотека обычно уже идет в составе  Modelsim (см в verilog_src).  Ну а если ее там нет то она свободно качается с сайта accellera. Ну и затем компилируется. 

Удачи! Rob.

Share this post


Link to post
Share on other sites
56 минут назад, RobFPGA сказал:

Это что-ж у вас за странный какой то ModelSim-Altera?  Не уж-то не  умеет V/SV/VHDL одновременно симулировать?

В вендор-специфичных релизах ModelSim Altera Edition и ModelSim Xilinx Edition было (есть?) много ограничений. В том числе нет поддержки mixed design.

 

Share this post


Link to post
Share on other sites

Приветствую!

1 minute ago, andrew_b said:

В вендор-специфичных релизах ModelSim Altera Edition и ModelSim Xilinx Edition было (есть?) много ограничений. В том числе нет поддержки mixed design.

Ну это когда было то?  А сейчас вон даже фришный Intel Starter Edition  нормально симулирует  mixed дизайн.  Ворчит только - "мол  большой он очень, мееедлено все будет".   

Удачи! Rob.

Share this post


Link to post
Share on other sites

Приветствую!

2 minutes ago, Мур said:

Error: (vsim-1) Unable to checkout verification license - testbench generation feature (randomize, randcase, randsequence, covergroup) is only supported with QuestaSim.

Ну  я про это и говорил 

3 hours ago, RobFPGA said:

Может то что ModelSim-Altera не поддерживает некоторые фичи SV  важные для UVM

То есть  UVM как бы и можно запустить но в весьма выхолощенном варианте :sad: Что поделаешь - сыр то бесплатный :unknw:

Удачи! Rob.

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

Sign in to follow this