Отладка DDR3

[_sda 0]

Вот-вот, у нас как раз с золочением, паяльщицы матерятся...

Завтра ещё раз попробую перепаять старшую микросхему, у меня чуйка что на ней не пропаялась ножка VREF.

[Yuri124 0]

25 minutes ago, _sda said:

у нас как раз с золочением, паяльщицы матерятся...

А что за покрытие? Мне мои поставщики плат рекомендовали заказывать иммерсионное золото. 

А паять приловчился - сначала залуживаю (удобно тончайший слой пасты раскатать, прогреть - оплавляется и получается потом более-менее хорошо вручную паять) - это паяю образцы на новых платах, когда еще нет  шаблона для пасты.

[Raven 0]

1 hour ago, _sda said:

Интересно, как вы предлагаете осуществить "просмотр осциллоскопом соответствующих ног DDR3" которая в корпусе BGA?

Про BGA вы первый раз говорите. Но и тут можно творчески подойти. Сделать тестбенч-проект для FPGA, который будет что-то несложное делать по данному интерфейсу, и с помощью SignalTap понаблюдать за обменом.

[_sda 0]

5 минут назад, Raven сказал:

Про BGA вы первый раз говорите. Но и тут можно творчески подойти. Сделать тестбенч-проект для FPGA, который будет что-то несложное делать по данному интерфейсу, и с помощью SignalTap понаблюдать за обменом.

Либо я ничего не понял, либо вы. Вы видели где-то память DDR3 в корпусе TSSOP или подобном?

О каком интерфейсе речь?

12 минут назад, Yuri124 сказал:

А что за покрытие? Мне мои поставщики плат рекомендовали заказывать иммерсионное золото. 

А паять приловчился - сначала залуживаю (удобно тончайший слой пасты раскатать, прогреть - оплавляется и получается потом более-менее хорошо вручную паять) - это паяю образцы на новых платах, когда еще нет  шаблона для пасты.

О, этих вещей я не знаю, не вникал.

[Raven 0]

8 minutes ago, _sda said:

Либо я ничего не понял, либо вы. Вы видели где-то память DDR3 в корпусе TSSOP или подобном?

О каком интерфейсе речь?

Я не отслеживаю, в каких нынче корпусах делают DDRx SDRAM. Тем более, на просторах чего только не встречается, и откуда мне знать именно ваш случай?

Интерфейс имелся в виду - набор сигналов FPGA-DDR3. Интерфейс подключения DDR3.

[_sda 0]

2 минуты назад, Raven сказал:

Я не отслеживаю, в каких нынче корпусах делают DDRx SDRAM. Тем более, на просторах чего только не встречается, и откуда мне знать именно ваш случай?

Интерфейс имелся в виду - набор сигналов FPGA-DDR3. Интерфейс подключения DDR3.

Т.е. вы предлагаете самому сделать контроллер DDR3? Это типа - что-то несложное? Уже интересно. А чем IP-core не подходит? И какой сигнал-тап отработает на тактовой 800Мгц?

[Raven 0]

6 hours ago, _sda said:

Т.е. вы предлагаете самому сделать контроллер DDR3? Это типа - что-то несложное? Уже интересно. А чем IP-core не подходит? И какой сигнал-тап отработает на тактовой 800Мгц?

Нет, такого я не предлагал. Я предлагал набросать FSMD, почти буквально реализующую некую последовательность обмена сигналами между FPGA и DDR3 согласно data sheet: запись/чтение управляющего слова, одиночная запись/чтение, регенерация. Это можно быстро склепать (за пару-тройку часов). И посмотреть. И никто не заставляет вас на 800 МГц это все делать. Должно и на 100 МГц, думаю, работать. Или даже меньшей частоте. В конце концов, вам надо всего лишь проверить целостность соединений, а не работоспособность на рабочей частоте (для начала).

Quote

А чем IP-core не подходит?

Если вам подходит - то почему до сих пор не сделали чего-то подобного?

[sorok-odin 0]

23 часа назад, Raven сказал:

Я предлагал набросать FSMD, почти буквально реализующую некую последовательность обмена сигналами между FPGA и DDR3 согласно data sheet: запись/чтение управляющего слова, одиночная запись/чтение, регенерация. Это можно быстро склепать (за пару-тройку часов). И посмотреть. И никто не заставляет вас на 800 МГц это все делать. Должно и на 100 МГц, думаю, работать. Или даже меньшей частоте. В конце концов, вам надо всего лишь проверить целостность соединений, а не работоспособность на рабочей частоте (для начала).

Одна только инициализация DDR3 явно не на 3 часа делов, см картинку . И минимальная частота по JEDEC, емнип, 300 МГц.

ТС, когда будете перепаивать микросхему, сняв оную, проверьте заодно JTAG-тестированием наличие сигналов от ПЛИС и качество vref непосредственно на пятаках установки ОЗУ. 

[_sda 0]

15 часов назад, sorok-odin сказал:

Одна только инициализация DDR3 явно не на 3 часа делов, см картинку . И минимальная частота по JEDEC, емнип, 300 МГц.

Вы правы, 300МГц. Товарищу просто скучно, решил приколоться.

15 часов назад, sorok-odin сказал:

ТС, когда будете перепаивать микросхему, сняв оную, проверьте заодно JTAG-тестированием наличие сигналов от ПЛИС и качество vref непосредственно на пятаках установки ОЗУ. 

Да,спасибо, обязательно проверю.

[Sergey_Bekrenyov 0]

проверьте DM (data mask). Они могут в 0 все линии данных положить в EMIF

[Raven 0]

On 7/25/2020 at 1:43 PM, _sda said:

Вы правы, 300МГц. Товарищу просто скучно, решил приколоться.

Да ничего я не прикалывался. Просто предлагал вам творчески подойти к делу, нешаблонно. Это хорошо, что у вас остается возможность несколько раз перепаять чип. А если бы не было? Или было сопряжено с серьезными трудностями? И могло оказаться, что разработать проигрыватель фиксированных простых обменов - быстрее и проще, чем проверять целостность соединений через перепайку BGA.

300 МГц - это вполне уже достижимо для простенького проигрывателя waveforms. И никто не заставляет для проверки целостности проводов реализовывать весь сложный алгоритм. Там наверняка допустимы разумные упрощения.

[blackfin 0]

49 minutes ago, Raven said:

Да ничего я не прикалывался. Просто предлагал вам творчески подойти к делу, нешаблонно.

Там же Hard memory controllers. До DDR3 выводов FPGA напрямую не дотянуться.. Только через Nios, и тоже hard.. :)
 

[_sda 0]

Всем спасибо за участие! Вместо того чтобы подойти к делу "творчески" я тупо ещё раз перепаял старшую микросхему DDR3 - теперь калибровка проходит.

Но на мой взгляд всё же очень жаль что в этих микросхемах не предусмотрели JTAG, вопрос решился бы гораздо быстрее.

[Raven 0]

21 minutes ago, _sda said:

Всем спасибо за участие! Вместо того чтобы подойти к делу "творчески" я тупо ещё раз перепаял старшую микросхему DDR3 - теперь калибровка проходит.

Но на мой взгляд всё же очень жаль что в этих микросхемах не предусмотрели JTAG, вопрос решился бы гораздо быстрее.

Что ж, в конце концов, хорош тот метод, который работает. Поздравляю с разрешением проблемы.

А JTAG'а в микросхемах памяти нет всю дорогу, ни в одной. Наверное, есть серьезное основание для этого.

[_sda 0]

7 минут назад, Raven сказал:

Что ж, в конце концов, хорош тот метод, который работает. Поздравляю с разрешением проблемы.