КонстантинТ 0 18 июля, 2020 Опубликовано 18 июля, 2020 · Жалоба Добрый день, есть проект на Verilog, SDRх2 применики + Bandscope x 2 Версия quartus - 15.1 FPGA - Cyclone IV Занято почти 94% кристалла. Добавил еще один небольшой блок, заняло почти 99% Теперь после компиляции, то один .то другой SDR перестает работать. Можно, как нибудь в квартусе запретить оптимизацию отдельных блоков? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vadimuzzz 0 19 июля, 2020 Опубликовано 19 июля, 2020 · Жалоба Инкрементальная компиляция, Logic Lock Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RobFPGA 27 19 июля, 2020 Опубликовано 19 июля, 2020 · Жалоба Приветствую! 23 hours ago, КонстантинТ said: Теперь после компиляции, то один .то другой SDR перестает работать. Если проект все же собирается но перестает работать то у вас явно констрейны неполные (если конечно они вообще есть ). То есть какие то критические пути констрейнами у вас не покрыты и при определенном раскладе по кристаллу это выливается в глюки. Ну и что вы имеете ввиду по "запретить оптимизацию отдельных блоков". Сохранение иерархии модулей после синтеза? Или сохранение удачного расположения на кристалле? Хотя ответ у Qu тут один (как это ни печально ) - Design partition. Но этим геморроем надо заниматься после наведения порядка в констрейнах. Удачи! Rob. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
