[MementoMori 4]

А ваша картинка - вы в чем проектируете? Если в альтиуме, то как в одном слое сделать разные полигоны разным цветом?

 

Вспоминаются герберы от дискавери - там есть слой питания, сплошной, в земельном слое есть вырез - в нем полигон питания. И трассы, которым не хватило место в других слоях прорезаны в земле. 

Откуда такая небережливость к земле и щепетильность к питанию? Художник так видит?

[Uree 1]

Это из аллегро скрин, и в нем просто цепи раскрашены, они на всех слоях в таком цвете отображаются.

 

А почему "небережливость к земле"?:) Думаю, скорее наоборот - там есть отдельный слой земли, ПЛЮС, неиспользуемое пространство слоя питания тоже заливается землей. на моем скрине то же самое, - этого не видно, но на этом слое минимум одна трасса есть:

[golf2109 0]

у меня все (769 + 32-битSDRAM) прекрасно работает на 4-х слоях причем 2 слоя это питание и земля 

память расположена под процессором

а когда то давно делал 429 +16 бит памяти вообще на 2-х слоях и тоже все хорошо работало

потом переделал ее на 32 бит память и тоже на 2-х слоях, но в производство не запускал,

т.к. ну слишком много виа получилось,-переделал на 4 слоя

тут гланое расположить память под процессором,-очень сильно упрощается разводка, да и длина

линий сильно сокращается

 

[AlexRayne 7]

8 часов назад, MementoMori сказал:

Вот кстати - а разве есть необходимость в том, чтобы полигон питания заливал всю плату до краёв? можно ведь очертить на плате зону, где располагаются потребители тока, сделать такой же формы полигон и не распространять заливку туда, где она, достигнув края платы, так и  не встретит потребителей ?

Дело не столько в потребителях тока, сколька в экранировании и возвоатных токах. Задача слоя земли и питания - быть подложкой для сигнальных линий. На вч/свч это особонно критично.

[MementoMori 4]

Ох, нелегкая это работа.... раскидывать трассы из одного слоя в два других. Поиски компромиссов....

Вопрос об одном из таких компромиссов.

Неоднократно натыкался на рекомендации ставить переходные отверстия у GND и VCC пинов блокировочных конденсаторов кнаружи от них.

А можно ли эти отверстия ставить внутри периметра пинов контроллера?  то есть - пины, сверху конденсаторы, снизу переходные. Не будет ли хуже?

[vladec 7]

12 часов назад, MementoMori сказал:

А можно ли эти отверстия ставить внутри периметра пинов контроллера?

Появляется опасность утекания припоя в VIA. Но часто для BGA корпусов с мелким шагом контактов это единственный способ расстановки, а так, если есть возможность, то лучше не делать, особенно если используется автоматизированный монтаж. Иногда делают разные технологические изыски, типа тентирования, но это сильно удорожает плату.

[MementoMori 4]

24 minutes ago, vladec said:

Появляется опасность утекания припоя в VIA. Но часто для BGA корпусов с мелким шагом контактов это единственный способ расстановки, а так, если есть возможность, то лучше не делать, особенно если используется автоматизированный монтаж. Иногда делают разные технологические изыски, типа тентирования, но это сильно удорожает плату.

У меня via тентированы. Все. Что-то не заметил влияния на цену при заказе в Китае. 

Риск утекания припоя в виа существует и в том случае, если их ставить у конденсатора. 

Меня интересует - не ухудшит ли это параметры? Если питание будет приходить сначала на пин, а затем на конденсатор? У меня конденсаторы очень близко к пинам, не более 0.5 мм. На таком же расстоянии могу поставить и виа под брюхом контроллера. 

Упёрся в одно место, где по иному никак не провести дорожки. 

Интересную картинку нашел

 

Но к сожалению, из неё не совсем ясно - касается ли это только расстояния между переходными отверстиями, или же ещё важно расстояние от переходные до конденсатора. 

[makc 190]

1 час назад, MementoMori сказал:

Но к сожалению, из неё не совсем ясно - касается ли это только расстояния между переходными отверстиями, или же ещё важно расстояние от переходные до конденсатора. 

Всё дело в индуктивности подключения (чем меньше - тем лучше). Вот что говорит по этому поводу Xilinx:

Цитата

0805 and 0603 Ceramic Capacitors
The 0805 and 0603 capacitors cover the middle frequency range. Placement has some
impact on their performance. The capacitors should be placed as close as possible to the
FPGA. Any placement within two electrical inches of the device’s point of load is
acceptable. The capacitor mounting (solder lands, traces, and vias) should be optimized for
low inductance. Vias should be butted directly against the pads. Vias can be located at the
ends of the pads (see Figure 2-1B), but are more optimally located at the sides of the pads
(see Figure 2-1C). Via placement at the sides of the pads decreases the mounting’s overall
parasitic inductance by increasing the mutual inductive coupling of one via to the other.
Dual vias can be placed on both sides of the pads (see Figure 2-1D) for even lower parasitic
inductance, but with diminishing returns.

[MementoMori 4]

Все понятно. 

 

Следующий вопрос. 

Большинство трасс, которые не удалось разместить в одном слое, у меня имеют 2-3 переходных отверстий. Но некоторым требуется 4-5. Это sdram 90мгц, usb phy,  и i2c. Страшно ли это? 

Альтернатива у меня, как сами понимаете, кидать их в слой питания, то есть две линии будут пересекаться в двух слоях, не разделённых прослойкой земли.. . Это более страшно, чем  4-5  переходных? 

[_4afc_ 24]

1 hour ago, MementoMori said:

Большинство трасс, которые не удалось разместить в одном слое, у меня имеют 2-3 переходных отверстий. Но некоторым требуется 4-5. Это sdram 90мгц, usb phy,  и i2c. Страшно ли это?

Много лет назад я делал 6 слоёв с SDRAM 125МГц так:

1 - односторонний монтаж всех компонентов

2 - земля

3 - сигналы SDRAM и 2 шины 40МГц

4 - сигналы SDRAM и 2 шины 40МГц

5 - питание - SDRAM и ЦСП

6 - питание ядра ЦСП и медленные сигналы типа SPI I2C...

 

Ядро стека было между 3 и 4 слоем, так что для них опорными были 2 и 5 слой соответственно.

50 ом не считал.

сигналы на 3 и 4 слое не проходили друг над другом, а пересегались под углом 90 градусов

все сигналы SDRAM имели 4 переходных отверстия и 33 Ом последовательно

никакие сигналы SDRAM не выравнивались

 

Если USB 12МГц можно не беспокоится о трассах, там ведь псевдо дифф пара через резисторы...

 

[aaarrr 63]

1 hour ago, MementoMori said:

Страшно ли это?

Нет.

 

18 minutes ago, _4afc_ said:

псевдо дифф пара через резисторы

Это как?

[MementoMori 4]

18 minutes ago, _4afc_ said:

сигналы на 3 и 4 слое не проходили друг над другом, а пересегались под углом 90 градусов

90 градусов, я так понимаю, это ориентация, при которой взаимное влияние мнюинимально? 

У меня стек такой примерно

1 слой -  в основном низкочастнотные цепи, типа вкл/выкл,  все цепи импульсный преобразователей, НЧ усилитель. 

2 слой - земля, причём сплошная

3 слой - питание + не поместившиеся на остальных слоях цепи. В частности, там будет i2c

4 слой - все высокочастотное и входы АЦП. 

 

И тут встаёт вопрос, как расположить слой земли? Я так понимаю, им лучше о гордиться от ВЧ цепей? То есть расположить его над нижним 4 слоем? 

Тогда небольшое количество трасс, которые придётся втыкнуть в слой питания, будет соседствовать со слоем ТОП, где низкочастнотные gpio. Настроив их в режим низкой скорости, можно снизить их агрессивность. А линии, настроенные как входы, снабдить подтяжками, дабы не испытывать влияния от 2 слоя... 

Я правильно рассуждаю? 

21 minutes ago, _4afc_ said:

Если USB 12МГц можно не беспокоится о трассах, там ведь псевдо дифф пара через резисторы...

У меня    usb hs, чип usb3300. Расстояние от него до usb разъёма минимально. До контроллера тоже минимально, но некоторые линии данных идут на противоположную сторону контроллера (не очень удачная компоновка, на мой взгляд). 

[aaarrr 63]

27 minutes ago, MementoMori said:

То есть расположить его над нижним 4 слоем?

Конечно.

 

27 minutes ago, MementoMori said:

Настроив их в режим низкой скорости, можно снизить их агрессивность.

Не нужно. Лучше постарайтесь их физически разнести.

[MementoMori 4]

Ещё глупый вопрос. О длине клоков относительно линий данных и адресов. Постоянно натыкаюсь на указания на важность этого момента, но без объяснения, как это нужно делать правильно. 

Длина клока должна быть меньше длины наиболее короткой линии данных и адреса? И если да, то с каких частот это начинает играть роль? 

[makc 190]

10 минут назад, MementoMori сказал:

Ещё глупый вопрос. О длине клоков относительно линий данных и адресов. Постоянно натыкаюсь на указания на важность этого момента, но без объяснения, как это нужно делать правильно. 

Длина клока должна быть меньше длины наиболее короткой линии данных и адреса? И если да, то с каких частот это начинает играть роль? 

Длины должны быть такими, чтобы удовлетворялись требования по времени предварительной установки (setup) и удержания (hold) на входе приёмника данных.