Jump to content

    

Recommended Posts

1 hour ago, vt313 said:

Если брать тему изначально, то лучше дать компании не отлаженный на  FPGA проект, а начальное ТЗ.

Ну вы даете!...    Если сравнить начальное ТЗ(хотелки начальства) и отлаженный проект, то, порой, можно увидеть сильное различие от первоначального. На то и существует прототипирование, чтобы выявить "подводные камни" и глупость начальства. К тому же исходники на HDL претендуют на роль ТЗ. Особенно с Бенчами...

Share this post


Link to post
Share on other sites
15 минут назад, Мур сказал:

Ну вы даете!...    Если сравнить начальное ТЗ(хотелки начальства) и отлаженный проект, то, порой, можно увидеть сильное различие от первоначального. На то и существует прототипирование, чтобы выявить "подводные камни" и глупость начальства. К тому же исходники на HDL претендуют на роль ТЗ. Особенно с Бенчами...

С другой стороны, проект изначально делается под нужную технологию. 

Share this post


Link to post
Share on other sites
18 minutes ago, Мур said:

исходники на HDL претендуют на роль ТЗ

Исходники на С могут быть ТЗ. А вот HDL это уже вещь сама в себе. Могут тайминги не сойтись, или производительности недостаточно, тогда вполне возможно многое придётся переделывать.

А вот С это и исходник и тесты.

Share this post


Link to post
Share on other sites

Ну т.е. тема о том, что в РФ лишь цифровые микросхемы заказывают, потому разговор и свёлся к сравнению с ПЛИС, тогда как в остальном мире в норме вообще-то заказывать любого типа микросхемы.

Share this post


Link to post
Share on other sites
16 hours ago, blackfin said:

В итоге:

- для MD5 получается выигрыш: 800/300 = 2.7 раза

- для AES-128 получается выигрыш: 500/200 = 2.5 раза

- для SHA-256 получается выигрыш: 1000/350 = 2.9 раза

 

То есть, в 10 раз быстрее на практике не получится по любому.

 

А я вот по своей практике больше убеждён что 10х получится полюбому, тут выкладки @yes совершенно верные,

в нашем кейсе был прототип достаточно навороченной SoC на Virtex7 2000T (выжали максимум 62,5 МГц) vs 28HPC (~1000MHz).

-------------------------

по поводу бенчмарков CAST: 

компания CAST конечно же уважаемая, но там работают обычные инженеры, которые выполняют поставленные им задачи: запустить синтез, вписать данные в таблички,

да вот только максималку на ПЛИС получим разную при утилизации кристалла 0,5% и 80% - какой из этих случаев более близок к реальному кейсу?

Далее по результатам АСИК: можно получить результаты, отличающиеся в разы на какой-нибудь HVT 6T и ULVT 12T, непонятно использовались ли мультибитные-ФФ, которые дадут бОльшую плотность, а значит более короткие связи. 

В md5 & sha2 используется такая операция как 32-битное суммирование, которая на плис хорошо ложится в DSP48, использовалась ли при синтезе в асик либа designware и опция dc_ultra, которая также может дать буст по перформансу за счёт выбора быстроходных имплементаций многобитных сумматоров?

 

 

 

 

Share this post


Link to post
Share on other sites
14 минут назад, Doka сказал:

 

А я вот по своей практике больше убеждён что 10х получится полюбому, тут выкладки @yes совершенно верные,

в нашем кейсе был прототип достаточно навороченной SoC на Virtex7 2000T (выжали максимум 62,5 МГц) vs 28HPC (~1000MHz).

-------------------------

по поводу бенчмарков CAST: 

компания CAST конечно же уважаемая, но там работают обычные инженеры, которые выполняют поставленные им задачи: запустить синтез, вписать данные в таблички,

да вот только максималку на ПЛИС получим разную при утилизации кристалла 0,5% и 80% - какой из этих случаев более близок к реальному кейсу?

Далее по результатам АСИК: можно получить результаты, отличающиеся в разы на какой-нибудь HVT 6T и ULVT 12T, непонятно использовались ли мультибитные-ФФ, которые на этих дизайнах дадут выигрыш в экв.гейтах. 

В md5 & sha2 используется такая операция как 32-битное суммирование, которая на плис хорошо ложится в DSP48, использовалась ли при синтезе в асик либа designware и опция dc_ultra, которая также может дать буст по перформансу за счёт выбора быстроходных имплементаций многобитных сумматоров?

 

Улучшение в 10 раз, очень вряд ли. 

Такие сравнения время от времени выкладывают. Как правило особо никто оптимизацией не занимается, это чисто для доклада или статьи. 

 

 

 

Share this post


Link to post
Share on other sites
3 hours ago, Doka said:

в нашем кейсе был прототип достаточно навороченной SoC на Virtex7 2000T (выжали максимум 62,5 МГц) vs 28HPC (~1000MHz).

Ну, вы сравнили "божий дар с яичницей"! :)

 

Во-первых, Virtex7 2000T фактически состоит из четырех(!) отдельных кристаллов (SLR) запаянных на общую подложку и соединенных между собой отнюдь не быстрыми проводами.

То есть, если проект практически полностью заполняет Virtex7 2000T, то с большой долей вероятности, эти ваши 62.5 МГц, это оценка скорости интерконнекта между всеми этими кристаллами.

 

Во-вторых, вы не указали Speed Grade вашего Virtex7 2000T. Вполне вероятно, что это был чип со Speed Grade -1. В этом случае, оценки полученные  CAST можно смело делить на два.

 

Ну и в-третьих, нам ничего не известно про проект ТС - ни тип FPGA, ни его Speed Grade, ни процент его заполнения, а потому любые оценки это гадание на кофейной гуще.

Но лучше, КМК, иметь хотя бы такие оценки какие есть у CAST, чем не иметь вообще никаких и уныло толочь воду про виртуальные частоты виртуальных проектов.

Share this post


Link to post
Share on other sites
19 hours ago, blackfin said:

Теоретизировать легко и приятно.. :)

я имею практический опыт выпекания АЗИКов и их прототипирования на V7 - хотите верьте, хотите нет

предположу что у CAST такие результаты из-за оптимизации на ПЛИС - например короткие логические пути, чтобы влезло в одну ЛУТ. у ПЛИС времянка зависит от количества ЛУТ в цепочке

в АЗИК длинный логический путь получается из большего числа комбинаторных ячеек, чем ЛУТов в ПЛИС, но из-за большой разницы в скоростях выигрыш тем выше, чем сложнее логика (предполагаю, за счет того больше, что в АЗИКе площадь этой логики растет равномерно, а в ПЛИС когда ближайшие луты закончатся с быстрыми связями, нужно привлекать дальние с худшим интерконектом, то есть скорость падает не как Х+Y (а почему не sqrt(X^2+Y^2) понятно?) , а быстрее)

 

 

 

Share this post


Link to post
Share on other sites
4 hours ago, lexx said:

Исходники на С могут быть ТЗ. А вот HDL это уже вещь сама в себе. Могут тайминги не сойтись, или производительности недостаточно, тогда вполне возможно многое придётся переделывать.

С точностью до наоборот.

http://padaread.com/?book=2887&pg=14     Во введении четко показано, что в России к VHDL было особое отношения, как о способе документирования как в ТЗ, так и документооборота.

А от себя скажу,- проекты без тестбенчей (а это точно не С!) на такой уровень не претендуют. За такое следует НАКАЗЫВАТЬ!  Ущербность при отсутствии комментариев компенсируется полным тестовым набором, по которому можно выяснить поведение во всех нюансах.

Share this post


Link to post
Share on other sites
53 minutes ago, Мур said:

в России к VHDL было особое отношения, как о способе документирования как в ТЗ

Это ущербной ТЗ, получается оно уже привязано к некой архитектуре. А должно быть абстрактным, С или какой другой язык с комментариями идеально подходит к этому ввиду простоты понимания и читабельности.

Share this post


Link to post
Share on other sites
5 hours ago, blackfin said:

Во-первых, Virtex7 2000T фактически состоит из четырех(!) отдельных кристаллов (SLR) запаянных на общую подложку и соединенных между собой отнюдь не быстрыми проводами.

То есть, если проект практически полностью заполняет Virtex7 2000T, то с большой долей вероятности, эти ваши 62.5 МГц, это оценка скорости интерконнекта между всеми этими кристаллами.

увы, сейчас все сколько нибудь серьёзные кристаллы FPGA выпускаются склеенными из нескольких - так что это можно смело записывать в  длинный список ограничения технологий ПЛИС.

 

PS: не работал вплотную с этими переходами на 7ом семействе, а вот на US+ при модификации проекта под выполнение рекомендаций (триггеры в лагунах на приемной и передающей стороне) вендора и использовании pBlock - сам переход SLR не был в критическом пути (!)

Share this post


Link to post
Share on other sites
4 hours ago, DeadCadDance said:

Вы опоздали лет на 30.

Я открыл "эту вселенную" ещё 30 лет назад.

Я пока рядом...  Счастлив тем что есть!  Дерзкий порыв выходить на свои решения возможен при наличии отлаженных технологий и осознанного коммерческого риска.

Мелкотемье  душит.   Созерцать не возбраняется...

6 hours ago, lexx said:

Это ущербной ТЗ, получается оно уже привязано к некой архитектуре. А должно быть абстрактным, С или какой другой язык с комментариями идеально подходит к этому ввиду простоты понимания и читабельности.

FPGA и есть конкретика архитектуры!  Конфигураторы мы, а не программисты!

Share this post


Link to post
Share on other sites

Приветствую!

46 minutes ago, Мур said:

FPGA и есть конкретика архитектуры!  Конфигураторы мы, а не программисты!

А мне кажется что мы программисты конфигуратора :wink2:

Удачи! Rob.

Share this post


Link to post
Share on other sites
1 hour ago, RobFPGA said:

Приветствую!

А мне кажется что мы программисты конфигуратора :wink2:

Удачи! Rob.

Можно и так! Все равно в итоге - архитектура, которую программисты уже оживляют на полную...

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.