[lexx 0]

DFT как бы подразумевается по умолчанию, так же как  BIST/BIRA для памяти. В том числе и гибкое управление питанием и таковым сигналом, что не всегда есть FPGA.

Но на все это нужны люди с опытом проектов и реализаций. Накодить и студент сможет и скорее всего этот даже будет работать.

[Мур 1]

2 minutes ago, vt313 said:

Это если есть сильная избыточность.

А если ее нет? 

Вспомните архитектуру макроячейки любой FPGA! Вам такой монстр уже ни к чему... В ASIC уйдет только основная логика. 

Что это значит?  Все обрамление по коммутации связей в самой макроячейке, коммутации по соединениям между макроячейками, глобальными сигналами и непосредственно ОЗУ инициализации идут в корзину!

Так что трудно представить что-то сложнее FPGA!

[des00 25]

6 minutes ago, Мур said:

Так что трудно представить что-то сложнее FPGA!

ИМХО не все там так просто, в противном случае технологии структурированных ASIC (например eASIC) не использовались бы. За сим, полагаю, не стоит вот так прям подписываться сворачивать горы)

[vt313 0]

4 минуты назад, Мур сказал:

Вспомните архитектуру макроячейки любой FPGA! Вам такой монстр уже ни к чему... В ASIC уйдет только основная логика. 

Что это значит?  Все обрамление по коммутации связей в самой макроячейке, коммутации по соединениям между макроячейками, глобальными сигналами и непосредственно ОЗУ инициализации идут в корзину!

Так что трудно представить что-то сложнее FPGA!

У Вас есть под рукой софт для ASIC? Можем попробовать что-то скомпилировать. 

Я о чем, если есть большая избыточность, то вопросов нет. А если ее нет? 

[blackfin 14]

6 minutes ago, vt313 said:

Я о чем, если есть большая избыточность, то вопросов нет. А если ее нет? 

Чисто любопытно.. Вы про какую "избыточность" говорите?

Какие-то полунамеки на сферического коня в вакууме, который то ли будет скакать на частоте 100 МГц, то ли на частоте 90 МГц.

Хотелось бы конкретики..

[Мур 1]

13 minutes ago, des00 said:

ИМХО не все там так просто...

Да, мне стоило предположить появление гибрида FPGA и ASIC...    Красиво!  соломку подстелили...

11 minutes ago, vt313 said:

У Вас есть под рукой софт для ASIC?

На нашем уровне HDL-архитектора я думаю (может ошибаюсь) достаточно средств Ква или Хилых...

"Не царское это дело!..."   Производители ASIC уже, думаю, обзавелись для СЕБЯ необходимым инструментарием для разговора с заказчиком и носителем HDL исходников

[vt313 0]

18 минут назад, blackfin сказал:

Чисто любопытно.. Вы про какую "избыточность" говорите?

Какие-то полунамеки на сферического коня в вакууме, который то ли будет скакать на частоте 100 МГц, то ли на частоте 90 МГц.

Хотелось бы конкретики..

У виртуального циклона 156 dsp блоков.

Если Вам из них нужно 50, или другой конфигурации, то вопросов нет.

Но если Вам нужно все 156 и именно такие, то ASIC, скорее всего, проиграет (по быстродействию), вне зависимости от того, как рядовая логика будет оптимизирована.

31 минуту назад, Мур сказал:

На нашем уровне HDL-архитектора я думаю (может ошибаюсь) достаточно средств Ква или Хилых...

"Не царское это дело!..."   Производители ASIC уже, думаю, обзавелись для СЕБЯ необходимым инструментарием для разговора с заказчиком и носителем HDL исходников

Вы ошибаетесь. Даже в рамках одного семейства результаты могут существенно отличаться.

Просто производители ASIC скажут сколько будет стоить Ваше пожелание. 

И такая цена может быть большой, только потому что Вы изначально готовили проект под FPGA, без учета возможностей  ASIC.

[Doka 1]

8 hours ago, Мур said:

Хм.. Полно задач, которые упираются именно в быстродействие!!! Выйти в лидеры на рынке только по этому пункту вполне реально.

давно прошли те времена, когда все гонялись за бенчмарками производительности, иначе бы не загнулось мобильное направление Интел и все ходили бы со смартфонами на SoC с х86.

 

Если брать два гигантских потребителя (носимая электриника и ДЦ) продукции полупроводниковых фабрик, то даже их, таких разных можно привести к общему знаменателю: ЭНЕРГОЭФФЕКТИВНОСТЬ.

1. в случае носимой электроники это как непосредственное увеличение времени автономной работы, так и косвенная миниатюризация (аккумулятор меньшего объёма -> более компактный девайс).

2. ДЦ: оптимизация ТСО, и докучи есть еще одна неочевидная сторона: вот подведёны к ДЦ 10МВт и выше этой цифры не прыгнешь, сколько бы площадей не пустовало: т.е. заполнить ДЦ можно только в рамках этого ограничения по мощности, поэтому в ДЦ получается тоже интересная зависимость: более энергоэффективные решения позволяют более плотно набить стойки ДЦ.

 

 

 

 

[blackfin 14]

10 minutes ago, vt313 said:

Но если Вам нужно все 156 и именно такие, то ASIC, скорее всего, проиграет (по быстродействию), вне зависимости от того, как рядовая логика будет оптимизирована.

С чего это вдруг такие выводы? Вы много ASIC'ов испекли за последние 10 лет?

И почему это вдруг кол-во умножителей стало в ASIC'е столь ограниченным ресурсом?

 

PS. Вы, часом, не клон Туамосеса? ;)

[Мур 1]

14 minutes ago, vt313 said:

Но если Вам нужно все 156 и именно такие, то ASIC, скорее всего, проиграет (по быстродействию), вне зависимости от того, как рядовая логика будет оптимизирована.

Да хоть 1560!!!

Вы хоть понимаете принцип синхронного проектирования?  Вы ошибаетесь...

Quote

Вы ошибаетесь. Даже в рамках одного семейства результаты могут существенно отличаться.

Забудьте о FPGA!  Это только болванка для обкатки...

Quote

Просто производители ASIC скажут сколько будет стоить Ваше пожелание. 

И такая цена может быть большой, только потому что Вы изначально готовили проект под FPGA, без учета возможностей  ASIC.

Монополисты так себя и ведут!..  Иллюзий не питаю...

Повторю...   Это только болванка для обкатки...

[blackfin 14]

14 minutes ago, Doka said:

Если брать два гигантских потребителя (носимая электриника и ДЦ) продукции полупроводниковых фабрик, то даже их, таких разных можно привести к общему знаменателю: ЭНЕРГОЭФФЕКТИВНОСТЬ.

FYI: Суперкомпьютер на процессорах ARM впервые в истории возглавил рейтинг Top500

[Doka 1]

1 hour ago, des00 said:

 

@SM делал свои делители, свои умножители и другую математику для своего проца

 

1 hour ago, lexx said:

Мало кто будет заморачиваться над этим в данный момент, и без этого много работы над архитектурой, да и технологии уже многое позволяют.

годы летят, а задачи актуальны и сегодня,

живой пример: банковская карта с оплатой по NFC - никуда не деться от использования тяжёлой криптографии (RSA / элл.кривые) и тут противоречивые требования:

с одной стороны лимитировано потребление, которое карта может брать по NFC, а с другой - лимит времени на криптографическую процедуру, очень "весёлая" задачка, оптимизаций хватит на фулл-стек - от кастом-физдизайна до верхнеуровневых оптимизаций типа умножения Карацубы или алго Монгомери.

 

 

 

[vt313 0]

9 минут назад, blackfin сказал:

С чего это вдруг такие выводы? Вы много ASIC'ов испекли за последние 10 лет?

И почему это вдруг кол-во умножителей стало в ASIC'е столь ограниченным ресурсом?

 

PS. Вы, часом, не клон Туамосеса? ;)

В последнее время ни одного. 

Был бы софт можно было бы проверить, а так только предположения. 

Я разве говорил, что это ограниченный ресурс?

Если Вам в  ASIC нужен такой же ресурс, который и в FPGA.

 

А кто это?

[Мур 1]

6 minutes ago, vt313 said:

Если Вам в  ASIC нужен такой же ресурс, который и в FPGA.

Забавно...

А у ASIC есть ресурс?...

Это в eASIC можно переключать варианты!   Это же масочная, проблемно-ориентированная  система!  Кроме заранее определенной задачи она ни на что не способна...

[blackfin 14]

2 minutes ago, vt313 said:

Я разве говорил, что это ограниченный ресурс?

Если Вам в  ASIC нужен такой же ресурс, который и в FPGA.

На мой вопрос про "избыточность" вы ответили примером с "умножителями". Так что говорили..

Где вы видели ASIC'и с такими же ресурсами, как и в FPGA?

5 minutes ago, vt313 said:

А кто это?

Судя по всему, ваш близнец.. ;)