[Jackov 1]

Приветствую.

Что он, собственно, из себя представляет, управление мультиплексором на входе D с обратной связью от выхода триггера, или он как-то взаимодействует с тактовым сигналом (судя по названию второе)?  Для чего нужен, как с ним правильно работать, нужно ли выдерживать времена предустановки и удержания как для входа D, или можно менять состояние в любое время? Смотрел даташит на Циклон 4, но кроме как одного напоминания на стр. 30 ничего не нашёл.

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cyclone-iv/cyclone4-handbook.pdf?wapkw=cyclone handbook

[sorok-odin 5]

1 час назад, Jackov сказал:

Приветствую.

Что он, собственно, из себя представляет, управление мультиплексором на входе D с обратной связью от выхода триггера, или он как-то взаимодействует с тактовым сигналом (судя по названию второе)?  Для чего нужен, как с ним правильно работать, нужно ли выдерживать времена предустановки и удержания как для входа D, или можно менять состояние в любое время? Смотрел даташит на Циклон 4, но кроме как одного напоминания на стр. 30 ничего не нашёл.

https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/hb/cyclone-iv/cyclone4-handbook.pdf?wapkw=cyclone handbook

С альтерой не работал, а вот первый попавшийся даташит на виртекс5, для СЕ заданы ограничения по сетапу/холду, причем значения отличаются от D входа.

https://www.xilinx.com/support/documentation/data_sheets/ds202.pdf  стр 45

[Avex 1]

Учитывая, что сейчас все стараются потребление понизить, это именно разрешение/запрещение клока (ровно так как этот вход и называется - clock enable). Вариант с мультиплексором более потребляющий, и тогда это называлось бы data enable. Так что, я не вижу здесь каких то вариантов или разночтений

[des00 25]

Добавлю, нужно помнить, при работе с этим сигналом, что, в современных ПЛИС, он является групповым для логического блока. Это может привезти к перерасходу ресурса ПЛИС при его использовании)

[Nick_K 0]

Скорее всего для ПЛИСов это вход разрешения работы клокового буфера внутри компонента Slice после отделения импульса рабочего фронта клока. Работать с ним следует как с синхронным входом (мы ведь разрешаем детектирование именно рабочего фронта клока), но изменение может происходить как для входа данных (там тоже не обязательно синхронно выставить - есть время установки).

Но это скорее точное предположение ибо никто с нами делится схемными решениями для компонентов ПЛИС не будет - коммерческая тайна.

з.ы. Эти предположения высказаны для чипов Xilinx. У Альтеры всё может быть иначе.

[Jackov 1]

Если я правильно понимаю, в каком-то смысле можно считать что этот clock enable просто объединён по И с тактовым сигналом?

[des00 25]

6 hours ago, Jackov said:

Если я правильно понимаю, в каком-то смысле можно считать что этот clock enable просто объединён по И с тактовым сигналом?

от архитектуры плис зависит, в документах на старые плис еще сохранились вот такие картинки)

[Nick_K 0]

7 hours ago, Jackov said:

Если я правильно понимаю, в каком-то смысле можно считать что этот clock enable просто объединён по И с тактовым сигналом?

На самом деле это фастически и есть объединение по И с клок пульсом - в электронике чудес не бывает. Просто нужно понимать как работает клок. А сам элемент И для ce будет находится прямо перед цепью флопа.

Опять же никто точного схематика не даст, но есть вот такие представления схем для слайсов (причём даже для новых семейств):

Здесь видно, что клок формируется приблизительно такой схемой:

Соответственно отсекающий элемент будет находиться после такой цепочки.

[RobFPGA 27]

Приветствую!
 

2 hours ago, Nick_K said:

Здесь видно, что клок формируется приблизительно такой схемой:

И где это видно ?  Вы скорее всего попутали с mux инверсии клока  задаваемую при конфигурации.  

 

Удачи! Rob.

[Avex 1]

Для использования клок-гатора (комб. элемент AND или OR) нужно сигнал разрешения формировать по инверсному клоку. Это сложно и для дизайна и для STA, поэтому в ПЛИС вряд ли используется такая схема. Скорее всего СЕ заводится на обычный клок-гейт (с защелкой) внутри слайса.

 

Собственно, чтобы это выяснить наверняка, надо сделать timing report через порт СЕ слайса/флопа: если СЕ формируется по инверсному клоку, то в схеме стоит простой AND или OR (это должно быть видно из репорта - если посчитать номера фронтов), а если по прямому клоку, то используется клок-гейт.

[Plain 168]

Наверное, автор больше спрашивает, как такое разрешение тактового описать.

[Джеймс 3]

56 minutes ago, Plain said:

Наверное, автор больше спрашивает, как такое разрешение тактового описать.

1) Если писать на HDL то решит синтезатор, нужен CE  или нет
2) Сделать instance примитива и вручную подключить входы

[RobFPGA 27]

Приветствую!

4 minutes ago, Джеймс said:

1) Если писать на HDL то решит синтезатор, нужен CE  или нет
2) Сделать instance примитива и вручную подключить входы

3) Ну или атрибутом синтеза (типа как в Qu direct_enable) привязать сигнал к CE (конечно если синтезатор имеет такой атрибут).

 

Удачи! Rob.

[Avex 1]

Лучше, если синтезатор сам решит, что использовать. С одной стороны - клок-гейт вносит лэтенси в дерево клока, и реализация с мультиплексором по данным выглядит привлекательнее. С другой стороны - клок-гейт на целый регистровый банк существенно экономит потребление и площадь. Итого, где то лучше CE, а где то мультиплексор по данным.

[Jackov 1]

Что такое "слайс"?