[dvladim 0]

9 часов назад, yes сказал:

но это как бы было расширение Verilog-а (лет 10-15 назад просмотрел краткий справочник и могу не помнить точно). но вроде как никем за это время не поддержался, есть какой-то "детский" опенсорсный компилер

Verilog-A вроде как совсем не детский, поддерживается Cadence и сделан для моделирования аналоговых схем. Не spice конечно, но и не дискретный Verilog.

[Avex 1]

13 minutes ago, dvladim said:

Verilog-A вроде как совсем не детский, поддерживается Cadence и сделан для моделирования аналоговых схем. Не spice конечно, но и не дискретный Verilog.

Уточню. Verilog-A используется для смешанного цифро-аналогового моделирования, где часть схемы описана спайс-нетлистом, а часть - обычная цифровая (поведенческая) модель на верилоге. Интерфейсная часть является псевдоаналоговой, и вот для ее описания Verilog-A как раз и нужен: он позволяет описывать на верилоге цепи земли, питания, и сигнальные линии, для которых можно мерить напряжение и ток (и считать производные, к примеру - потребление). Используется много где, к примеру: при симуляции памяти, ацп, pll и т.д.. Т.е везде, где во время спайс-симуляции надо задать большое число входных воздействий по цифровому интерфейсу, поскольку сам спайс для таких задач не очень приспособлен.

[des00 25]

42 minutes ago, dvladim said:

Verilog-A вроде как совсем не детский, поддерживается Cadence и сделан для моделирования аналоговых схем. Не spice конечно, но и не дискретный Verilog.

там речь не про Verilog-A, а про BluespecSV, который является расширением Verilog-а :) в общем там про другой верилог)

[andrew_b 14]

Ещё один язык: https://github.com/JulianKemmerer/PipelineC/wiki