[fpga_student 0]

Добрый день.

Пытаюсь принять ddr поток ПЛИС Virtex2.

Констрейн описан так:

 timegrp Rx0    = pads(LinkRxData[0]*  : LinkRxData[1]*  : LinkRxData[2]*  : LinkRxData[3]*  : LinkRxData[4]*  : LinkRxData[5]*  : LinkRxData[6]*  : LinkRxData[7]*);

 timegrp Rx0    offset = in 3.35 ns valid 6.7 ns before LinkRxClk[0] rising;
 timegrp Rx0    offset = in 3.35 ns valid 6.7 ns before LinkRxClk[0] falling;

данные вычитываются примерно так:

 always @(posedge LinkRxClk) iLutFifoP[eLutWrAddr] <= LinkRxData;
 always @(negedge LinkRxClk) iLutFifoN[eLutWrAddr] <= LinkRxData;

на что в репорте есть такая строчка

------------------------------------------------------------------------------------------------------
  Constraint                                |  Check  | Worst Case |  Best Case | Timing |   Timing   
                                                 |            |    Slack       | Achievable | Errors |    Score   
------------------------------------------------------------------------------------------------------
  TIMEGRP "Rx0" OFFSET = IN 3.35 ns VALID 6 | SETUP   |     4.274ns|    -0.924ns|       0|           0
  .7 ns BEFORE COMP "LinkRxClk[0]"                | HOLD    |     0.567ns|                 |       0|           0
  "RISING"                                                      |             |                |                 |        |            
------------------------------------------------------------------------------------------------------

------------------------------------------------------------------------------------------------------
  Constraint                                |  Check  | Worst Case |  Best Case | Timing |   Timing   
                                            |         |    Slack   | Achievable | Errors |    Score   
------------------------------------------------------------------------------------------------------
  TIMEGRP "Rx0" OFFSET = IN 3.35 ns VALID 6 | SETUP   |     4.274ns|    -0.924ns|       0|           0
  .7 ns BEFORE COMP "LinkRxClk[0]"          | HOLD    |     0.567ns|            |       0|           0
  "RISING"                                  |         |            |            |        |            
------------------------------------------------------------------------------------------------------
 

А дальше в отчете сказано что "All constraints were met."

Почему система считает, что тайминг по ddr констрейну выполнен ?

Изменено 14 мая, 2020 пользователем fpga_student

[dvladim 0]

1 час назад, fpga_student сказал:

А дальше в отчете сказано что "All constraints were met."

По рапорту не очень видно, но вроде Worst Case Slack положительный. Поэтому и все констрейнты выполнены.

[fpga_student 0]

16 hours ago, dvladim said:

По рапорту не очень видно, но вроде Worst Case Slack положительный. Поэтому и все констрейнты выполнены.

Репорт вот такой, и да ошибок нет. Но прошивка явно валится по окну семплирования данных.

И непонятно, почему Worst Case Slack в порядке, а Best Case Achievable отрицательный? вроде все должно быть наоборот ?

Изменено 15 мая, 2020 пользователем fpga_student

[dvladim 0]

Если у вас констрейнты выполняются, а схема не работает, то значит заданы они неверно.

Вот an433 посмотрите.