[Arlleex 131]

1 час назад, piroman сказал:

Спасибо.
Наверное, тогда быстрее (т.к. NVIC часть ядра) и правильнее будет запретить прерывание через NVIC->ICER...

SCS-область ядра имеет атрибут памяти Strongly-ordered.

Однако, это не исключает побочных эффектов при доступе в эту область.

NVIC почти всеми своими регистрами лежит в области SCS, поэтому после записи регистра ICER нужно сделать DSB + ISB.

Только тогда можно быть уверенным, что после барьеров прерывание точно не возникнет.

[dimka76 42]

Разрешите вкоиниться со своим вопросом.

А если я на Cortex-M4 глобально запрещаю прерывания __disable_irq();

Код из CMSIS

__attribute__( ( always_inline ) ) __STATIC_INLINE void __disable_irq(void)
{
  __ASM volatile ("cpsid i" : : : "memory");
}

 
DSB + ISB тоже надо делать ?

[aaarrr 63]

Отвечу вопросом на вопрос:

17 minutes ago, dimka76 said:

cpsid i

здесь есть операции с памятью?

[dimka76 42]

20 minutes ago, aaarrr said:

Отвечу вопросом на вопрос:

здесь есть операции с памятью?

ОК

[Obam 30]

Наверное, тогда быстрее (т.к. NVIC часть ядра) и правильнее будет запретить прерывание через NVIC->ICER...

Правильнее управлять причиной: флаги в периферии.

[pyroman 2]

ldr R1,[R0]
ldr R2,[R0,#4]
movs R3,#4
add R1,R3
add R1,R2

ldr R1,[R0]
movs R3,#4
add R1,R3
ldr R2,[R0,#4]
add R1,R2

Вот два варианта кода, делающих одно и то же, с одним набором команд, но в разной последовательности. Как вы считаете - время выполнения будет одинаковым или разным?

Изменено 5 апреля, 2020 пользователем piroman

[Segment 3]

 

1 час назад, piroman сказал:

Вот два варианта кода, делающих одно и то же, с одним набором команд, но в разной последовательности. Как вы считаете - время выполнения будет одинаковым или разным?

Зависит от работы конвейера. Вроде первый вариант отработает быстрее, но это не точно.